PCB常用阻抗设计与叠层Word文件下载.docx
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如0.5mm1/1OZ的芯板为:
7628*2+1080
……
B､多层板中压合部分的H的厚度:
其方法基本上与A相同但需注意层压中由于填胶的损失｡举例:
如GROUND~GROUND或POWER~POWER之间用半固化片进行填充,因GROUND､POWER在制作内层的过程中铜箔被蚀刻掉的部分很少,则半固化片中树脂对该区的填充会很少,则半固化片的厚度损失会很少｡反之如SIGNAL~SIGNAL之间用半固化片进行填充SIGNAL在制作内层的过程中铜箔被蚀刻掉的部分较多,则半固化片的厚度损失会很大｡因此理论上的计算厚度与实际操作过程所形成的实际厚度会有差异｡故建议设计时对该因素应予以充分的考虑｡同时我们在市场部资料审核的岗位也有专人对此通过工具进行计算和校正｡
W（设计线宽）该因素一般情况下是由客户决定的｡但在设计时应充分考虑线宽对该阻抗值的匹配,即为达到该阻抗值在一定的介质厚度H､介电常数Er和使用频率等条件下线宽的使用是有一定的限制的,并且还需考虑厂商可制造性｡
当然阻抗控制不仅仅是上述这些因素,上面所提的只是比较而言影响度较大的几个因素,也只是局限于从PCB的制造厂商的角度来看待该问题的｡
以下是我们公司在PCB实际生产加工过程中,总结出来的一些PCB板的结构示例。
12层以上板于结构比较复杂,因此在实际生产加工过程中再根据具体的要求做具体的分析｡
第一章阻抗计算工具及常用计算模型
1.0阻抗计算工具
pcb业界最常用的阻抗计算工具是Polar公司提供的Si8000FieldSolver,Si8000是全新的边界元素法场效解计算器,建立在我们熟悉的早期Polar阻抗设计系统易于使用的用户界面之上｡此软件包含各种阻抗模块,通过选择特定计算模块,输入线宽,间距,介质厚度,铜厚,Er值等相关数据,就可以模拟算出阻抗结果｡它具有以下两大优点。
模型齐全，涵盖了目前所能遇到的所有类型的阻抗
分析功能十分强大，除了能进行阻抗测算外，还可以反推参数，并确定公差范围。
1.1阻抗计算模型
1.11.外层单端阻抗计算模型
适用范围：
外层线路印阻焊后的单端阻抗计算：
H1:
介质厚度
Er1:
介电常数
W1:
阻抗线底部宽度
W2:
阻抗线顶部宽度
T1:
成品铜厚
C1:
基材的阻焊厚度
C2:
铜皮或走线上的阻焊厚度
CEr:
阻焊的介电常数
1.12.外层差分阻抗计算模型
外层线路印阻焊后的差分阻抗计算：
介质厚度
介电常数
S1:
阻抗线间距
C3:
基材上面的阻焊厚度
1.13.外层单端阻抗共面计算模型
D1:
阻抗线到周围铜皮的距离
基材的绿油厚度
铜皮或走线上的绿油厚度
绿油的介电常数
外层线路印阻焊后的单端共面阻抗计算：
1.14.外层差分阻抗共面计算模型
外层线路印阻焊后的差分共面阻抗计算：
阻抗线到两边铜皮的距离
基材上面的绿油厚度
1.15.内层单端阻抗计算模型
内层线路单端阻抗计算：
H2:
Er2:
1.16.内层差分阻抗计算模型
内层线路差分阻抗计算：
1.17.内层单端阻抗共面计算模型
内层单端共面阻抗计算：
H1：
Er1：
H1对应介质层介电常数
H2：
Er2：
H2对应介质层介电常数
阻抗线底部宽度
阻抗线顶部宽度
D1：
T1：
线路铜厚
1.18.内层差分阻抗共面计算模型
内层差分共面阻抗计算：
1.19.嵌入式单端阻抗计算模型
适用范围:
与外层相邻的第二个线路层阻抗计算，例如一个6层板,L1、L2,L5、L6层均为线路层,L3L4为GND或VCC层,则L2L5层的阻抗用此方式计算.
1.20.嵌入式单端阻抗共面计算模型
内层单端共面阻抗，参考层为同一层面的GND/VCC（阻抗线被周围GND/VCC包围，周围GND/VCC即为参考层面）。
而与其邻近层为线路层，非GND/VCC。
1.21.嵌入式差分阻抗计算模型
内层差分共面阻抗,参考层为同一层面的GND/VCC及与其邻近GND/VCC层。
（阻抗线被周围GND/VCC包围，周围GND/VCC即为参考层面）。
S1：
差分阻抗线间距
1.22.嵌入式差分阻抗共面计算模型
（阻抗线被周围GND/VCC包围，周围GND/VCC即为参考层面）。
第二章双面板设计
2.0双面板常见阻抗设计与叠层结构
2.1.50100||0.5mm
叠层结构
我司已生产的档案号记录
L12.35mil
Core13mil
L22.35mil
D32439D24595
阻抗类型
层次
线宽mil
间距mil
共面距离
阻抗值
计算模型
单端
L1,L2
18.5
/
10
50
1.13
23.5
1.11
差分
9.7
6.3
100
1.12
2.2.50||100||0.6mm
Core16.9mil
D44747D44389
阻抗模型
30
19
7
9
5.5
2.3.50||100||0.8mm
L11.65mil
Core26.18mil
L21.65mil
D44112D43231
49
41
14
6
13
2.4.50||100||1.6mm
Core60.23mil
D45336d44105
2.5.5070||1.6mm
Core60.23milRogersEr=3.48
D36484d37591
135
73
70
2.6.50||0.9mm||RogersEr=3.5
Core30milRogersEr=3.48
D43833d42506d42537d43521
L1
66
15
2.7.50||0.9mm||ArlonDiclad880Er=2.2
Core30milEr=2.2
D45262D37990
89
第三章四层板设计
3.0.四层板叠层设计方案
四层板,优选方案1,可用方案3
方案
电源层
地层
信号层
TOP
L2
L3
BOT
1
2
S
G
P
3
方案1此方案四层PCB的主叠层设计方案,在元件面下有一地平面,关键信号优选布TOP层;
至于层厚设置,有以下建议:
满足阻抗控制芯板（GND到POWER）不宜过厚,以降低电源､地平面的分布阻抗;
保证电源平面的去藕效果;
为了达到一定的屏蔽效果,有人试图把电源､地平面放在TOP､BOTTOM层,即采用方案2:
此方案为了达到想要的屏蔽效果,至少存在以下缺陷:
电源､地相距过远,电源平面阻抗较大
电源､地平面由于元件焊盘等影响,极不完整
由于参考面不完整,信号阻抗不连续
实际上,由于大量采用表贴器件,对于器件越来越密的情况下,本方案的电源､地几乎无法作为完整的参考平面,预期的屏蔽效果很难实现;
方案2使用范围有限｡但在个别单板中,方案2不失为最佳层设置方案｡
方案3:
此方案同方案1类似,适用于主要器件在BOTTOM布局或关键信号底层布线的情况;
一般情况下限制使用此方案｡
以下列举结构,电源层与地层都用G表示｡
3.1.四层板常见阻抗设计与叠层结构
3.10.SGGS||505560||90100||0.8mm1.0mm1.2mm1.6mm2.0mm
层压结构
L11.65mil
21164.5mil
L21.2mil
Core44.48mil
L31.2mil
21164.5mil
L41.65mil
M51992m44918M52770M52598
L1,L4
7.5
6.5
55
5
60
5.6
7.4
4.3
4.7
5.3
6.7
8.7
1.14
5.8
8.2
9.5
10.7
90
7.2
7.8
7.3
3.11.SGGS||505560||90100||0.8mm1.0mm1.2mm1.6mm2.0mm
L11.65mil
1080*25.6mil
1080*25.6mil
M44188M51900
8.5
11
7.7
5.7
10.3
8.6
4.2
6.8
5.2
3.12.SGGS||505560||9095100||1.6mm
33133.5mil
Core48.42mil
M35389M50749M52839M52031M52680
4.5
3.6
4
4.6
8.4
8
4.8
10.2
5.1
14.4
14.9
4.9
7.1
95
6.2
12.8
3.13.SGGS||505560||859095100||1.0mm1.6mm
10802.9mil
常用芯板（含铜）
1.3mm
M50890M52600M52425
四层板可调节中间芯板变化来答到最终板厚要求。
3.8
3.1
4.1
8.9
9.8
10.5
85
5.4
6.6
3.14.SGGS||505575||100||1.0mm2.0mm
2116+10807.08mil
Core16.93mil
可选芯板（含铜）
0.5mm
1.5mm
M53123
12.5
75
3.15.GSSG||50||100||1.0mm
L12.35mil
2116+10807.2mil
Core16.92mil
2116+108
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