AD7656型模数转换器在信号采集系统中的应用Word下载.docx

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●64引脚QFP。

2.2AD7656的引脚功能

REFCAPA、REFCAPB、REFCAPC是参考电压引脚，这几个引脚应该接去耦电容器来减小每1个ADC通道参考缓冲器的衰减。

V1一V6是模拟输入1-6引脚，它们是模拟前端输入，对应通道的输入范围取决于RANGE引脚的定义。

AGND是模拟地，所有的模拟输入信号和外部参考信号都要用AGND。

DVcc是5V数字电源端。

VDRIVE是逻辑电源输入，该引脚的电压取决于内部参考电压，应接10μF或100μF的去耦电容器。

DGND是数字地，它是数字电路的参考点。

AVcc是模拟电压输入（4.5V-5.5V），它只给ADC的内核供电。

CONVSTA／B／C是转换使能逻辑输入，每对有其相关的CONVST信号，用来启动每对或每4个或6个ADC同步采样。

CS是片选信号，逻辑低电平时使能。

RD是读信号，逻辑低电平时使能。

WR/PEFEN/DIS是写数据/参考使能/非使能。

BUSY是忙信号输出，当转换开始时为高电平，并且在转换结束前一直为高电平。

SER/PAR是串行/并行选择输入信号。

低电平时选择并行接口模式，高电平时选择串行接口模式。

DB[0]/SELA是数据0位／选择输出A路。

DB[1]/SELB是数据1位/选择输出B路。

DB[2]/SELC是数据2位/选择输出C路。

DB[3]/DCINC是数据3位，C路为菊花链式。

DB[4]DCINB是数据4位/B路为菊花链式。

DB[5]/DCINA是数据5位/A路为菊花链式。

DB[6]/SCLK是数据6位/串行时钟。

DB[7]/HBEN/DCEN是数据7位/高位使能/菊花链式使能。

DB[8]DOUTA是数据8位/串行数据输出A。

DB[9]/DOUTB是数据9位/串行数据输出B。

DB[10]/DOUTC是数据10位/串行数据输出C。

DB[11]/DGND是数据11位/数字地。

DB[12]、DB[13]、DB[15]是数据12位、数据13位、数据15位。

DB[14]/REFBUFEN/DIS是数据14位/参考缓冲使能（低电平时）/非使能（高电平时）。

RESET是复位信号输入。

RANGE是模拟输入范围选择输入信号。

VDO是正电源端。

Vss是负电源端。

H/SSEL是硬件/软件选择输入引脚。

W/B是字或字节模式选择。

3AD7656的工作原理及系统构成

3.1AD7656的工作原理

AD7656是逐次逼近型转换器，包括1个比较器、1个模／数转换器、1个逐次逼近寄存器（SAR）和1个逻辑控制单元。

转换中的逐次逼近是按对分原理由控制逻辑电路完成。

其大致过程如下：

启动转换后，控制逻辑电路首先把逐次逼近寄存器的最高位置1，其他置0，逐次逼近寄存器的这个内容经过模/数转换后得到约为满量程输出一半的电压值。

这个电压值在比较器中与输入信号进行比较。

比较器的输出反馈到模／数转换器，并在下一次比较前对其进行修正。

在逻辑控制电路的时钟驱动下，逐次逼近寄存器不断进行比较和移位操作，直到完成最低有效位（LSB）的转换。

这时逐次逼近寄存器的各位值均已确定，逐次逼近转换完成。

由于逐次逼近型模/数转换器在1个时钟周期内只能完成1位转换，N位转换需要N个时钟周期，故这种模/数转换器的采样速率不高，输入带宽也较小。

它的优点是原理简单，便于实现，不存在延迟问题．适用于中速率和分辨率较高的应用场合。

AD7656包含1个低噪声、宽带跟踪保持放大器来处理输入频率高达8MHz的信号，还具有高速并行和串行接口，从而允许该器件与微处理器（MPU）或数字信号处理器（DSP）连接。

在串行接口方式下，AD7656能提供菊花链功能，把多个ADC连接到1个串行接口上。

它可以接收双极性输入信号，RANGE引脚和RNG位为下次在±

4xVREF-±

2xVREF之间转换选择输入范围。

当3个CONVST引脚连接到一起时，允许6个片上ADC同时采样，6个ADC可以被分成3对，每对有1个相关的CONVST信号，用来启动每对或每4个或是全部6个ADC同步采样，CONVSTA用来启动V1和V2的同步采样，CONVSTB对应的是V3和V4，CONVSTC对应的是V5和V6。

跟踪保持放大器可以保证模／数转换器精确地转换满量程输入的正弦波信号，可以保证分辨率为16bit。

跟踪保持放大器的输入带宽比工作在最大吞吐率情况下的ADC的奈奎斯特速率还要大。

AD7656可以处理频率为8MHz的输入信号。

跟踪保持放大器在CONVSTx的上升沿同步采样各自的输入信号。

跟踪保持的典型时间为20ns，这可以使6个ADC同步采样。

AD7656有2种工作模式：

串行接口模式和高速的并行接口模式。

本文主要介绍并行接口模式。

并行接口模式以1个字的形式来操作（W／B=0），也可采用字节的形式（W/B=1）。

从并行总线上读数据时，信号SER／PAR应被置低电平。

当CS和RD均为低电平时，数据线DBO-DB15将不再是高阻状态。

CS信号可以被永久地置低电平，RD用来访问转换的结果。

BUSY信号为低电平时开始读操作。

AD7656有1个用来执行转换的片上振荡器，转换时间tCONVER为3μS。

转换的开始是通过脉冲调制CONVSTx信号开始的，在CONVSTx的上升沿，被选中的ADC的跟踪保持电路会被置为保持模式，转换开始。

在CONVSTx信号的上升沿后，BUSY信号会变化，这表示转换正在进行。

转换时钟是由内部产生的，转换时间是从CONVSTx信号上升沿开始的3μS，BUSY信号会变为低电平，表示转换结束。

在BUSY信号的下降沿，跟踪保持电路将回到跟踪模式。

数据通过并行或串行接口从输出寄存器中被读出。

图2示出AD7656并行接口字模式下的读操作数据流。

如果只有8bit总线被使用，那么AD7656的接口将以字节模式（W／B=I）操作，这种操作下的转换结果将通过2次读操作来访问，每次读操作通过DB15-DB8来访问1个8bit的数据，如图3所示。

其中，tCONV为转换时间3μS，内部时钟tQUIET为总线的废弃时间到下1个转换开始之间所必需的最小等待时间，最小值为400ns；

t1为读操作时的最小时间20ns；

t2为BUSY信号到RD信号之间的延迟时间（ns）；

t3为CS到RD之间的建立时间（ns）；

t4为CS到RD之间的保持时间（ns）；

t5为RD的脉冲宽度，最小值为30ns；

t6为RD下降沿后的数据访问时间，最大值为30ns；

t7为RD上升沿之后的总线废弃时间，最小值为15ns，最大值为25ns。

3.2系统组成

图4所示是AD7656在并行接口状态下的外围电路连接。

其中的DVcc和AVcc分别是数字电压端和模拟电压端，它们在接入前要经过1个去耦电路，如图4所示，每个供电电压输入引脚都要连接1个去耦电路，该电路由1只10μF和1只100nF的电容器组成。

VDD、Vss和VDRIVE同样要连接去耦电路。

AD7656的输出接到FPGA中进行数字信号的滤波处理，然后再送入数字信号处理器（DSP）进行处理。

用FPGA控制引脚CONVSTA／B／C、RD和CS的状态，可以用编程的方法或硬件连接的方式来实现。

系统中的FPGA是ALTERA公司的EP1K30，DSP选用ADI公司的TS101S。

此系统的外围电路比较简单，比较容易实现，具有真正的高速、高性能数字信号采集功能。

3.3应用程序举例

（1）A／D数据采集部分的初始化部分程序

4注意事项

在绘制PCB版图时，要注意将AD7656的模拟和数字部分分开布局，并把它们放在板上的特定区域，这样可以使地层比较容易分开，使用起来比较方便。

数字地层和模拟地层应该在板上的某一处连接到一起，可以用0Ω电阻器，也可以使用磁珠或直接用焊锡连接。

建议在布线的时候不要将数据线布在该器件的下方，因为这样做会使信号和噪声混在一起。

电源线应该尽量粗一些，这样可以尽量减小电源线的脉冲干扰。

去耦电容器应尽量地靠近器件，之间的连线要尽量短以减小感抗。

电路的性能除了受核心ADC的影响外，还受到各种外围辅助电路性能的影响。

5结束语

本文介绍了采用先进的工业CMOS（iCMOS）工艺制造的AD7656型模，数转换器，并将它应用在数字采集系统中。

多通道模/数转换器同步采样技术提高了数字信号处理的速度和精度。

AD7656的外围电路配置简单，应用领域也会越来越广泛。