奇数分频器VHDL设计docx.docx
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奇数分频器VHDL设计docx
奇数分频器
1引言
分频器在CPLD/FPGA设计中使用频率非常高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分频的应用场合却往往不能满足要求。
硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。
对于偶数分频，使用一模N计数器模块即可实现，即每当模N计数器从0开始计数至N时，输出时钟进行翻转，同时使计数器复位，使之从0开始重新计数，以此循环即可实现。
但对于奇数分频，实现50%的占空比
却是比较困难的。
下面给出占空比50%的奇数分频器的设计源程序和仿真结果。
2VHDL程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;--添加库
ENTITYfdivIS
PORT（clk,reset:
INSTD_LOGIC;preset:
ININTEGER;clkout:
OUTSTD_LOGIC）;
ENDfdiv;
--设计实体--端口说明
--preset:
分频预置数--clkout:
分频后得到的时钟
ARCHITECTUREbehaveOFfdivIS
SIGNALs1,s2:
STD_LOGIC;
SIGNALcnt:
INTEGERRANGE0TOpreset-1;
--设计构造体
--内部信号s1,s2--模为preset的计数信号
BEGIN
P1:
PROCESS（clk,reset）
BEGIN
IFreset='1'THENcnt<=0;
ELSIFclk'eventANDclk='1'THENIFcnt=0THEN
--计数器
cnt<=preset-1;
ELSEcnt<=cnt-1;
ENDIF;
ENDIF;
ENDPROCESS;
P2:
PROCESS（clk,reset）
BEGIN
IFreset='1'THEN
s1<='1';
ELSIFclk'eventANDclk='1'THEN
IFcnt=0THEN
s1<=NOTs1;
ELSE
s1<=s1;
ENDIF;
ENDIF;
ENDPROCESS;
P3:
PROCESS（clk,reset）
BEGIN
IFreset='1'THEN
s2<='1';
ELSIFclk'eventANDclk='0'THEN
IFcnt=（preset-1）/2THEN
s2<=NOTs2;
ELSE
--信号1
--计数信号为0时，S1翻转
--信号2
--计数信号为N时，S2翻转
s2<=s2;
ENDIF;
ENDIF;
ENDPROCESS;
clkout<=s1XORs2;--异或输出ENDBEHAVE;
程序说明：
以上程序实现任意奇数为PRESET的50％占空比分频，计
数器CNT的模值为PRESET，计数器是为了控制信号S1和信号S2,使两
信号保持恒定的时间差。
信号S1为上升沿触发，在CNT=0时翻转，信号S2为下降沿触发，在CNT=（PRESET-1）/2时翻转。
然后将S1和S2异或输出，这样就实现了PRESET的50%占空比分频。
3仿真波形
本设计选用的是FLEX10K系列器件，仿真波形如图所示。
图中预置值为7,即分频器分频值为7由图中的波形可以看出，结果正确。
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波形分析：
计数器CNT的模值为7,信号S1是上升沿触发，CNT=0时翻转，S2是下降沿触发，CNT=（7-1）/2=3时翻转，然后将S1和S2异或输出，这样就实现了50%占空比的7分频。
半整数分频器
1引言
在数字系统设计中，分频器是一种基本电路。
整数分频器的实现非常简单，可采用标准的计数器来实现。
但在某些场合下，时钟源所给频率与所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为1.024MHZ
的时钟，分频系数为11.71875，此时可采用小数分频器进行分频。
这类问题在通信ASIC的设计中用的比较多。
作为小数分频器的一个特例，本程序完成的是半整数分频器的设计。
2半整数分频器的基本原理
设有一个5MHZ的时钟源，但电路中需要产生一个2MHZ的时钟信号，这时就需要设计一个分频比为2.5的分频器，可采用以下方法：
设计一个
模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每
来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。
实现扣除的电路是由二分频器和异或逻辑组成。
采用类似的方法，可以设计出分频系数为任意半整数的分频器。
3电路组成
设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计
数器、二分频器和一个异或门组成，如图
（一）所示。
图
（一）通用半整数分频器电路组成
4VHDL程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYdecountIS
PORT（inclk:
INSTD_LOGIC;
preset:
INSTD_LOGIC_VECTOR（3DOWNTO0）;outclk:
BUFFERSTD_LOGIC）;
ENDdecount;
--时钟源
--预置分频值N
--输出时钟
ARCHITECTUREdecount_archOFdecountIS
SIGNALclk,divide2:
STD_LOGIC;--clk：
异或门输出；
--divide2：
二分频器输出SIGNALcount:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
clk<=inclkXORdivide2;
PROCESS（clk）
BEGIN
IF（clk'eventandclk='1'）THENIF（count="0000"）THENcount<=preset-1;outclk<='1';
ELSEcount<=count-1;outclk<='0';
ENDIF;
ENDIF;
ENDPROCESS;
--inclk与divide2异或后，
--作为模N计数器的时钟
--置整数分频值N
--模N计数器减法计数
PROCESS（outclk）
BEGIN
IF（outclk'eventandoutclk='1'）THENdivide2<=notdivide2;
ENDIF;
ENDPROCESS;
ENDdecount_arch;
--输出时钟二分频
说明：
以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得
到输出频率outclk。
Preset输入端口是预置分频值N,本程序中preset设为4位宽的位矢量，即分频系数为16以内的半整数值。
若分频系数大于16,
需同时增大preset和count的位宽，两者的位宽应始终一致。
五仿真波形
本设计选用的是MAX7000系列的EPM7032LC44-15器件实现，仿真波形如图
（二）所示。
图中预置值设为3,即分频器分频值为2.5,由图中
outclk与inclk的波形可以看出，outclk会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。
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图
（二）仿真结果
设计题目
1.设计一个按键脉冲宽度处理电路。
假设按键的高电平脉冲宽度可能为
10-100个时钟宽度，设计一个电路使每次按键在按键松开（释放）时
输出一个时钟周期的高电平脉冲。
根据代码画出电路结构示意图。
源程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYkeyIS
P0RT（clk,key_in:
INSTD_LOGIC;
key_out:
OUTSTD_LOGIC）;
ENDENTITY;
ARCHITECTUREbehavOFkeyIS
SIGNALq1,q2:
STD_LOGIC;
BEGIN
PROCESS
BEGIN
WAITUNTILRISING_EDGE（clk）;q1<=key_in;
q2<=q1;
ENDPROCESS;
key_out<=q2andnot（q1）;
电路图:
2.设计帧同步检测电路，输入位宽1位的二进制序列及时钟，输出高电
平脉冲的检测结果。
对输入的二进制序列检测帧同步序列“01011”，
即当输入的二进制序列中出现帧同步序列时，输出一个高电平脉冲。
源程序（对连续输入信号进行检测）：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYfindIS
PORT（clk,input:
INSTD_LOGIC;
find_out:
OUTSTD_LOGIC）;
ENDfind;
ARCHITECTUREbehavOFfindIS
SIGNALlocal_PN:
STD_LOGIC_VECTOR（4DOWNTO0）;
BEGIN
PROCESS（clk）
BEGIN
IF（clk'eventANDclk='1'）THEN
local_PN（0）<=input;
local_PN
（1）<=local_PN（0）;
local_PN
（2）<=local_PN
（1）;
local_PN（3）<=local_PN
（2）;
local_PN（4）<=local_PN（3）;
ENDIF;
ENDPROCESS;
find_out<='1'WHENlocal_PN="01011"
ELSE'0';--检测到01011时，find_out输出为1
ENDb
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