基于FPGA的数字信号传输性能分析仪的设计与实现完整版doc资料文档格式.docx

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但是一般的数字传输分析仪比较复杂,而且价格比较昂贵,因此模块化和集成化已经成为该产品的主要发展趋势。

本文提出一个基于FPGA的简易数字传输性能分析仪,只需通过示波器观察眼图来直观地获悉码间串扰和噪声的影响,从而实现对数字信号传输性能的测试。

2.相关工作（加一些参考文献的分析

学术界,对于数字信号传输分析仪的研究,近段也有不少文献发表[1-4],他们都主要集中在采用较为简单的电路来实现,但是总体来说所有的实现方案都只侧重了某一个方面。

企业界,国内生产数字传输分析仪的厂家主要有:

中国电子科技集团41所、北京通测、中创信测等单位。

国产数字传输分析仪大多以PCM分析仪和中低速SDH/PDH数字传输分析仪为主。

41所产品是国内数字传输分析仪的典型代表,具有除OTN测试仪外的全部种类,最高速率为2.5Gbps。

目前国内仅少数厂家在开发更高速率的数字传输分析仪,多数厂家都向小型化方向发展。

而高档数字传输分析仪还主要是由国外大公司所掌控,包括JDSU、EXFO、Anritsu、Acterna等公司,最新一代的OTN测试仪速率已达43Gbps。

简易数字信号传输性能分析仪的框图如图1所示。

图1简易数字信号传输性能分析仪框图

图中,V1和V1clock是数字信号发生器产生的数字信号和相应的时钟信号。

V2是经过滤波器滤波后的输出信号。

V3是伪随机信号发生器产生的伪随机信号。

V2a是V2信号与经过电容C的V3信号之和,作为数字信号分析电路的输入信号;

V4和V4syn是数字信号分析电路输出的信号和提取的同步信号。

论文中采用FPGA来构建移位寄存器产生m序列和伪随机信号。

这样,可以使得系统能够具有快速和灵活的特点。

数字信号发生器通过滤波器之后采用独立的增益可调电路对信号进行放大,从而使得系统增益调节具有灵活性和快速性。

为了模拟真实的工作环境,系统加入了人为噪声,因此还设计了电压比较电路来减少噪声的干扰。

信号分析电路对叠加后的输入信号进行放大和提取,提取出同步信号,以此来产生眼图,从而直观的了解到码间干扰和噪声的影响,实现对数字信号分析电路的测试。

数字信号传输性能分析仪硬件设计主要包括:

低通滤波器,加法电路,比例放大电路,电压比较电路,DAC电路等模块。

其中低通滤波器是最主要和关键的部件,因此,接下来我们将详细阐述其具体实现。

4.1低通滤波器设计指标:

1低通滤波器带外衰减不少于40db/十倍频。

2三个低通滤波器的截止频率分别为100khz、200khz、500khz,截止频率误差绝对值不大于10%。

3滤波器的通带增益A在0.2~4.0范围内可调。

一般而言,一阶电路的过渡带较宽,但幅频特性的最大衰减斜率仅为-20db/十倍频,如果要使滤波器带外衰减要不少于40db/十倍频程。

理论上采用二阶低通滤波器即可满足要求,但实际中要采用3阶低通滤波器才能满足要求。

对于三个低通滤波器的设计,基本思路是首先采用FilterSolution确定对应截止频率的低通滤波器理想幅频特性下的理论参数值。

但是实际器件无法达到

理论参数值的要求,为此根据实际条件以及元器件的配置,不断调整器件及其参数值,使得其幅

F=的情况,通过FilterSolution可以确定各频特性无限逼近理想幅频特性曲线。

对于0100kHz

器件理论参数值如图2所示,对应的理想幅频特性如图3所示,在100kHz的时候,衰减是-3db,即100kHz是该滤波器的截止频率。

图2有源低通滤波器

图3有源低通滤波器幅频特性

F=情况下的实际参数值为:

根据实际条件以及元器件的配置,通过反复实验,确定0100kHz

R1,R2,R3都为10kΩ,C1,C2和C3分别为:

30pF,560pF和200pF。

通过Multisim仿真,其幅频特性如图4所示。

如图所示,在108kHz的时候,衰减是-3.2db,即截止频率在100kHz附近,满足了误差不超过10%的设计目标。

图4F0=100Khz有源低通滤波器幅频特性

R1,R2,R3分别为10kΩ,基于同样的方法,可以确定0200kHz

10kΩ和8.2kΩ,C1,C2和C3分别为:

15pF,300pF和120pF。

通过Multisim仿真,其幅频特性如图5所示。

由图所示,在220kHz的时候,衰减是-2.8db,即截止频率在200kHz附近,满足了误差不超过10%的设计目标。

图5F0=200Khz有源低通滤波器幅频特性

R1,R2,R3分别为10kΩ,基于同样的方法,可以确定0500kHz

10kΩ和2.4kΩ,C1,C2和C3分别为:

10pF,120pF和47pF。

通过Multisim仿真,其幅频特性如图6所示。

由图所示,在570kHz的时候,衰减是-2.5db,即截止频率在500kHz附近,满足了误差不超过10%的设计目标。

图6F0=500Khz有源低通滤波器幅频特性

另外,对于通带增益A在0.2~4.0范围内可调的目标,主要通过调节滑动变阻器即可实现。

5.数字信号传输性能分析仪的FPGA电路设计

FPGA部分的设计主要包括数字信号发生器,伪随机信号发生器,以及同步信号提取电路。

数字信号传输性能分析仪中的数字信号主要是M序列,本文采用521（xxxF++=的M序

列模型如图5-2所示,通过DSPBuilder来设计。

图7M序列发生模型

通过DSPBuilder构建,在FPGA中的实现框图如图8所示,通过改变它输入端的Clock时钟,即可实现输出M序列数据率的改变。

图8FPGA中数字信号发生模型

图9FPGA中数字信号发生仿真波形如图9所示，在以clock14作为时钟，能够产生Output15所示的M序列。

5.2伪随机信号发生器设计伪随机信号也是要求一个M序列，和数字信号发生器类似，但是它要求的数据率是10Mbps，误差绝对值不大于1%。

一般的单片机很难实现10Mbps，而且一般单片机的定时器也很难做到1%的精度。

而FPGA在高速数字信号处理这块有着非常大的优势，而且可以调用DSPbuilder来与Matlab的Simulink相结合，充分发挥了Matlab的巨大作用，把这个理论工具转移到实践平台中。

而且FPGA自带很多实用IP核，像FFT、FIR、IIR，这给用户降低了设计的门槛，而且有利于缩短研发周期。

该伪随机信号的M序列在FPGA的模型如图10所示。

在以clock16作为时钟，能够产生如图11所示的伪随机信号。

图10FPGA中伪随机信号发生器模型图11FPGA中伪随机信号发生器仿真5.3曼彻斯特码生成电路曼彻斯特编码是一种自同步的编码方式，即时钟同步信号就隐藏在数据波形中。

在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；

从高到低跳变表示"

1"

，从低到高跳变表示"

0"

。

还有一种是差分曼彻斯特编码，每位中间的跳变仅提供时钟定时，而用每位开始时有无跳变表示"

或"

，有跳变为"

，无跳变为"

该模块可以实现将输出的M序列信号转化曼彻斯特码输出。

FPGA中曼彻斯特码生成电路模型如图12所示。

如图13所示，曼彻斯特码M_out是根据clk和M序列相异或产生的。

图12FPGA中曼彻斯特码生成电路模型6

图13FPGA中曼彻斯特码生成电路仿真5.5同步信号提取电路本模块采用FPGA内部计数的方法，实现同步信号提取。

将曼彻斯特编码通过此模块，可以得到同步时钟信号。

FPGA中同步信号提取模型如图14所示。

如图15所示，从M_out中成功提取了同步时钟信号clk。

图14FPGA中同步信号提取模型图15FPGA中同步信号提取仿真6.系统测试及性能评估6.1M序列数字信号测试结果数字信号V1为F1（x=1+x2+x3+x4+x8的M序列，其时钟信号为V1clock；

数据率为10~100kbps，可以按10kbps步进可调。

数据率误差绝对值不大于1%；

输出信号为TTL电平。

测试结果如表1所示。

表1数字信号在不同数据率时的实际值以及输出电平实验结果表数据率测量数据率/Khz10203040数据率实际测量/Khz9.9519.9829.9039.92数据率误差（%）输出电平/V0.50.10.30.23.33.33.33.37

506070809010049.8059.6069.6080.2090.50100.700.40.60.50.20.50.73.33.33.33.33.33.36.2低通滤波器性能测试测试方法：

将一正弦信号作为测试信号输入低通滤波器，通过调节输入信号，观察对应输出信号波形的方法，即可测得滤波器各项性能指标。

实验条件下实际参数如表2、3和4所示，输入信号为1V。

表6-2100k截止频率低通滤波器实验结果表f/Khz电压/v20k1.0450k1.06表6-3f/Khz电压/v20k1.0250k1.06表6-4f/Khz电压/v20k1.00100k1.0280k0.9290k0.81100k0.70110k0.60120k0.48150k0.32200k0.20200k截止频率低通滤波器实验结果表100k1.04150k0.96200k0.71250k0.48300k0.33400k0.22500k0.17500k截止频率低通滤波器实验结果表200k0.85400k0.80450k0.73500k0.70550k0.67600k0.63800k0.52从表中可以看出截止频率上基本准确，衰减远远超过40db/dec。

滤波器性能优越。

尤其是F0=100kHz的低通滤波器能达到60db/dec左右。

6.3眼幅度测试利用眼图的测试方法，将数字信号发生器产生的时钟信号V1-clock，以及数字信号V2-clock接入示波器中，产生波形如图16所示。

眼图的“眼睛”张开的大小反映着码间串扰的强弱。

“眼睛”张的越大，且眼图越端正，表示码间串扰越小；

反之表示码间串扰越大。

当存在噪声时，噪声将叠加在信号上，观察到的眼图的线迹会变得模糊不清。

若同时存在码间串扰，“眼睛”将张开得更小。

与无码间串扰时的眼图相比，原来清晰端正的细线迹，变成了比较模糊的带状线，而且不是很端正。

噪声越大，线迹越宽，越模糊；

码间串扰越大，眼图越不端正。

如图16所示，眼图比较端正，码间串扰比较小。

同时可以看出噪声叠加在信号上，使眼图的线迹模糊不清。

噪声容限=V1/V2=3.06/3.4=0.9。

其中V1是峰值电压，V2是信号的最大电压。

6结论本文主要设计了3个模块：

数字信号发生器，低通滤波器设计，数字信号分析电路。

针对本文所设计的数字信号发生器实现方案，应用了MATLAB软件完成各个功能模块的仿真研究。

在此基础上，采用原理图和VHDL相结合的方法，完成了FPGA的数字信号发生器。

通过Filter8

solution软件来设计低通滤波器，并重点解决了波形不正常，纹波太大，截止频率，以及达不到40db/dec等等问题。

对于数字信号分析电路，本文通过对曼彻斯特码波形进行滤波，同时使用电压比较器进行波形整形。

在同步的问题上，根据时钟的跳变的瞬间来产生波形，从而实现相位的同步。

图16眼图参考文献[1]YuanL.C.,FengJ.,Designandconstructionofthesimpledigitalsignaltransmissionperformanceanalyzer,JournalofHuanggangNormalUniversity,Vol.31No.6,Dec.2021,pp:

72-74.[2]ZhaoL.J.ImplementofSimpleSignalTransmissionPerformanceAnalyzer,ComputerKnowledgeandTechnology,Vol.7,No.31,November2021,pp:

7747-7748.[3]LiuS.J.,RanW.M.,WangX.J.,TanD.Z.,DesignofTransmissionPropertyAnalyzerforDigitalSignals,JournalofHubeiUniversityforNationalities（NaturalScienceEdition,Vol.29No.4,Dec.2021,pp:

382-385.[4]HongH.Y.,LiZ.J.,LiL.Y.,DesignofaSimpleDigitalSignalTransmissionPerformanceAnalyzer,JournalofChangzhouInstituteofTechnology,Vol.24No.6,Dec.2021,pp:

23-26.9

——●一RAM（1

一一K从l

一一一Ith}42~一k^M:

{

根据b的不同,可以把蝶形运算所需要的4个操作数映射到不同的存储体,以保证每个周期取出的4个操作数不发生冲突。

b的顺序并不等于蝶形运算的顺序,因此在实现时需要加入一个交叉开关伫引,使得蝶形运算所需的4个操作数能正确输入到运算单元。

图3.10是交叉丌关的示意图。

b=00

b=01

b=10

b=ll

若输入数据的实部和虚部分别为N位字长,为防止蝶形运算结果溢出仁21必须用N+3位表示。

在实现时有两种解决方法,第一种使每一级运算结果都增加3位,这样精度较高,但当点数较大时位宽的增加会很大,消耗的资源较多。

另一种方法是每一级运算后将运算结果右移3位,这样保证了下一级运算时不会溢出,但直接舍弃后3位对计算结果的精度会产生影响。

浮点算法有较大的动态范围和较高的精度,但使用浮点运算不仅会消耗更多的资源还会使蝶形运算单元的运算速度降低。

本节在实现时采用的是块浮点算法,具体实现过程如下:

检测蝶形运算结果的高四位,有以下几种情况:

（10000或11ll（无溢出（20001或1110（溢出一位（3001x或110x（溢出两位

一单一单

瞥_l竹一一占~一点点一点~触一触一撇一触一~块一块块一块,

总第181期2021年第7期

舰船电子工程

ShipElectronicEngineering

204

基于FPGA和Matlab的均衡滤波器设计与实现3

张光法

（海军驻宜昌地区军事代表室　宜昌　443005

摘　要　本文采用FPGA和Matlab设计及实现64阶的均衡FIR滤波器,其主要特点是可实现任意响应的数字信号滤波,滤波系数修改方便,具有较强的灵活性和实用性。

通过仿真和测试,验证了设计的正确性。

关键词　FPGA;

Matlab;

均衡;

FIR;

分布式算法

DesignandImplementationofProportionFilter

BasedonFPGAandMatlab

ZhangGuangfa

（MilitaryRepresentativeOfficeofNavyinYichang,Yichang　443005

Abstract　Thepaperpointedoutthemethodandprocessofdesigningan64ordesproportionFIRfilterusingFPGAandMatlab.Thisfiltercanrealizeadigitalfilteringofdiscretionalresponse,bysettingdifferentparametersofthefilter,whichiseasilyavailable.Soit‘sveryflexibleandpractical.Thisdesignhasbeenprovidedcorrectbyprogramsimulatingandtesting.

Keywords　FPGA,Matlab,proportion,FIR,distributedarithmetic

1　引言

传统的模拟滤波器和数字滤波器,只能实现低通、带通、高通、带阻等一般性质的滤波器。

在某些特定的场合,例如某信号发射系统需要均衡带内信号的起伏大小,使频带内发射信号的声源级都能满足要求,这种情况下传统方法设计的滤波器都不适合。

因此,本文提出借助Matlab工具箱,计算任意响应的FIR滤波器系数,然后采用FPGA来实现FIR滤波器,具有较强的灵活性和实时性,为解决某些频带内的信号均衡提供了一种很好的解决方法。

2　均衡滤波器设计结构和基本原理均衡滤波器主要包括软件设计和硬件设计两个部分,其中软件设计部分包括基于Matlab工具箱的滤波器系数计算和基于FPGA硬件的FIR滤波器设计,硬件部分主要包括A/D采集器、FPGA电路设计、D/A转换器设计。

本设计中采用16位A/D输入采样信号,经过FPGA生成的均衡数字滤波器滤波后,再由16位D/A输出滤波后的信号。

图1为均衡滤波器硬件电路的基本原理框图,图2为均衡滤波器软件处理开发流程。

3收稿日期:

2021年3月13日,修回日期:

2021年4月15日

作者简介:

张光法,男,硕士研究生,高级工程师,研究方向:

水中兵器技术。

2021年第7期舰船电子工程205

　3　用Matlab设计均衡滤波器系数

3.1　系数实现原理

由于均衡滤波器的特性是在指定的频带范围内幅度频率响应有不同的幅值。

利用工具MAT2LAB中的函数FIR2可以完成这种滤波器的设计。

FIR2函数的具体算法是:

首先根据要求的幅度频

率响应进行插值,然后对其进行傅立叶反变换,得到理想滤波器的单位脉冲响应,最后利用窗函数对理想滤波器的单位脉冲响应进行截短处理,由此得到FIR数字滤波器的系数。

　　假定理想滤波器的频率响应Hd（1ω

的表示为:

Hd=（ej

ω=

∑

∞

n=-∞

hd（ne

-j

ωn（1

由于滤波器的频率与单位冲激响应序列是傅立叶变换对,据此:

hd（n=

1

2

π∫

π

-π

Hd（ejωej

ωnd

ω（2

求得理想滤波器的单位冲激响应hd（n,可得到该离散滤波器的系统传递函数hd（z:

Hd（n=

hd（nz

-n

（3

此时,该hd（n为无限长序列,因此Hd（z是物理不可实现的。

为了使系统变为物理可实现的,且使实际的FIR滤波器频率响应尽可能逼近理想

滤波器的频率响应,采用窗函数将无限冲