DAC8571中文版说明Word下载.docx
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多路同步数据更新和断电操作是通过I2C总线的支持。
DAC8571还能够发送其串行移位寄存器，这是I2C系统验证一个关键的特征。
该DAC8571是采用8引脚MSOP封装，工作温度在-40°
C至105°
C。
主要参数：
引脚配置：
引脚
名称
功能
1
VDD
模拟电源输入
2
VREF
正参考电压输入
3
V（SENSE）
模拟感应输出
4
VOUT
DAC模拟输出电压
5
A0
设备地址选择
6
SCL
串行时钟输入
7
SDA
串行数据输入/输出
8
GND
接地参考点
封装信息：
绝对最大额定值：
电气特性：
时序特性：
典型特性：
操作原理
:
DA选择：
该DAC8571的体系结构包括一个串DAC和一个输出缓冲放大器。
图27示出了DAC结构的方框图
输入编码的DAC8571是无符号二进制，这给理想的输出电压为：
其中D等于一个被加载到DAC的二进制码的十进制等效寄存器;
它的范围可以从0到65535。
电阻串：
电阻串部分如图28所示，是一个简单的除以2电阻，随后一串
电阻器，每一个的值R。
载入DAC寄存器中的代码确定在哪一个节点上的字符串的电压被分出到被送入输出放大器，通过关闭开关之一的字符串连接到放大器。
因为它是一串电阻，它是有保证的单调。
输出放大器：
输出缓冲器增益为2的同相放大器能够产生轨到轨电压，其输出的，
它给出了0V至VDD的输出范围。
它能够驱动2千瓦并联负载1000pF到GND的。
输出放大器的源和汇的能力（快速稳定），可以看出，在典型的曲线。
摆速率为1伏/微秒，10微秒的与装载的输出满量程建立时间。
反馈和增益设置该放大器的电阻是在50千瓦的顺序。
其绝对值可关显著，但它们是在0.1％以内匹配。
输出放大器的反相输入端直接连到SENSE引脚，通过反馈电阻。
这通过把VSENSE点和放大器的输出以及允许在关键应用更好的精度直接在负载。
其他信号调节电路也可以连接这些点的特定间应用，包括电流源。
I2C接口：
该DAC8571采用I2C接口（见I2C总线规范2.1版，2000年1月，飞利浦半导体），以接收和发送数字数据。
I2C为2线串行接口，允许在多个设备上相同的总线来与对方进行通信。
串行总线由串行数据（SDA）和串行时钟（SCL）线。
连接到总线的SDA和SCL线都通过各自的开漏IO引脚做设备在总线上。
因为在连接到总线上的器件具有漏极开路输出，总线应包括拉结构。
当总线不活跃，SCL和SDA线由这些上拉电阻拉高。
该DAC8571支持I2C串行总线和数据传输协议，在所有三个定义的模式：
标准（100Kbps）的，快速（400Kbps）和高速（3.4Mbps）的。
I2C规范规定，控制该消息的装置被称为主，那是这些设备由主机控制的奴隶。
主器件产生SCL信号。
主设备也产生特殊的时机条件（启动条件，重复启动条件和停止条件）公车上指示数据传输的开始或停止。
器件寻址也由主做。
在主设备上I2C总线通常是一个微控制器或数字信号处理器（DSP）。
该DAC8571另一方面，用作I2C总线上的从器件。
从器件应答主人的命令，并在主人的控制，或者接收或发送数据。
I2C规范规定，将数据发送到总线上的设备被定义为发送器，一个设备从总线接收数据被定义为一个接收器。
DAC8571通常作为一个从接收器。
一个主设备写入DAC8571，从接收器。
但是，如果主设备查询DAC8571内部寄存器的数据，DAC8571，作为一个从机发送。
在这种情况下，主设备由DAC8571，一个从读发射器。
根据I2C术语，读取和写入是相对于主设备。
除了特定的时序信号，I2C接口，可与串行字节。
在每个字节结束时，第9个时钟周期用来产生/检测一个确认信号。
一个应答是当SDA线在拉低高周期的第9个时钟周期。
处于未应答时，SDA线在第9的高发期左高是时钟周期。
主站写入到从接收器（标准/快速模式）：
I2C协议开始时，总线处于空闲状态时，即，当SDA和SCL线是稳定的高。
然后，主拉SDA线低，SCL仍然很高，表明串行数据传输开始。
这就是所谓的启动调节，并且只能由主被认定。
在启动条件之后，主器件产生串行时钟脉冲，并提出了一个地址字节，地址<
7：
0>
。
而产生的比特流时，主保证时序为有效数据。
对于每一个有效的I2C位，SDA线应在的整个高电平期间保持稳定SCL线。
地址字节由7个地址位（1001100，假设A0=0）和方向位（R/W=0）。
发送地址字节后，主器件产生9个SCL脉冲和监视SDA线的状态在这9个时钟周期的高发期。
在高电平期间SDA线拉低由接收器的第9个时钟周期被称为一个应答信号。
如果主机收到应答信号，它知道一个DAC8571成功匹配的主机发送的地址。
一旦收到该应答，主知道用DAC8571的通信链路已经建立，并更多的数据可以被发送。
该主机继续通过发送控制字节ç
<
，这台DAC8571的操作模式。
发送后控制字节，主期望的应答信号。
在收到应答信号，主器件发送一个
最显著位M<
表示的DAC8571的16位数字-模拟八个最显著位的转换数据。
在收到的M<
，DAC8571发送一个确认。
收到确认后，主机发出至少显著字节升<
表示DAC8571的八个最显著位16位转换数据。
收到信用证后<
时，DAC8571发送一个确认。
在下降沿以下的升<
的确认信号，DAC8571进行数模转换。
如需进一步的DAC更新，主机可以不断重复M<
和L<
序列，希望以后每一个应答字节。
之后的数字-模拟转换所需数目完成时，主设备可以打破拉SDA线从低到高，而SCL线为高，DAC8571通信链路。
这就是所谓的停止条件。
停止条件带来的公交车回到空闲（SDA和SCL两个高点）。
停止条件说明与DAC8571的沟通已经结束。
在总线上的所有设备，包括DAC8571，然后等待一个新的开始条件其次是匹配的地址字节。
DAC8571在收到停止停留在目前的状态条件。
表1显示了事件的同时，主发射器写入应该发生的顺序DAC8571。
主站读取来自从发送器（标准/快速模式）：
地址字节由7个地址位（1001100，假设A0=0）和方向位（R/W=1）。
发送地址字节后，主器件产生9个SCL脉冲和监视的状态在高周期这9个时钟周期（主离开SDA线高）SDA线。
SDA线是在第9个时钟周期的高电平期间拉低接收器被称为一个应答信号。
如果主收到应答信号，它知道一个DAC8571成功匹配的主机发送的地址。
由于在地址字节中的R/W位被置位，主也知道，DAC8571已准备好发送数据。
当在收到该应答，主知道用DAC8571的通信链路已建立更多的数据可以被接收。
主继续发送期间，8个时钟周期DAC8571发送一个最显著字节中，M<
如果主站检测到的M中的所有位<
作为有效数据，它将在第9个周期一个应答信号。
DAC8571检测该应答信号，并准备发送更多的数据。
一旦收到来自主8个时钟周期，DAC8571发送至少显著字节升<
如果主站检测到的L中的所有位<
作为有效数据时，它发送一个确认信号给DAC8571在第9个时钟周期。
DAC8571检测这个应答信号并准备发送更多的数据。
经收到来自主机8个时钟周期，DAC8571发送控制字节ç
在第9个时钟周期中，主机发送一个非应答信号，DAC8571和终止序列止损情况下，通过将SDA线从低到高，而时钟为高。
M<
数据可以是DAC数据或可以是存储在临时寄存器中的数据。
在C位<
透露这一信息。
表2显示的事件，而主接收器读取应该出现的顺序DAC8571。
主站写入到从接收器（高速模式）：
所有设备都必须开始运作，标准/快速模式，并使用一个定义良好的切换到高速模式协议。
这是必需的，因为高速模式要求每个I2C器件的片上过滤器设置（SDA和SCL线）被切换到支持3.4Mbps操作。
停止条件总是结束高速模式，将所有设备回标准/快速模式。
在启动条件之后，主装置放出来的高速主码00001XXX。
没有设备允许承认主码，但设备切换其内部设置收到此代码后，支持3.4Mbps的操作要求。
之后，未确认信号时，主被允许以高速进行操作。
现在在更高的速度时，主产生重复起始条件。
在启动条件之后，主器件产生串行时钟脉冲和看跌期权一个地址字节，地址<
而产生的比特流中，主可确保为有效的定时数据。
对于每一个有效的I2C位，SDA线应在SCL线的整个高电平期间保持稳定。
该地址字节由7位地址和方向位（R/W=0）。
发送地址字节后，主器件产生9个SCL脉冲，并在此第9个时钟的高电平期间监视SDA线的状态循环（主离开SDA线高点）。
在高期间SDA线拉低接收机第9个时钟周期被称为一个确认信号。
如果主机收到应答信号，它知道一个DAC8571成功匹配的主机发送的地址。
一旦收到该应答，主知道用DAC8571的高速通信链路已经建立和更多的数据可以是发送。
主机继续通过发送控制字节，C<
后发送控制字节，主器件需要确认。
当收到一个确认，主发送最显著字节，男<
表示DAC8571的16位的8最显著位数字-模拟转换的数据。
一旦接收到的M<
后收到应答信号，主机发出至少显著字节，升<
，表示至少8显著位DAC8571的16位转换数据。
时，DAC8571发送承认。
在以下的升<
的确认信号的下降沿，DAC8571执行数字到模拟转换，这取决于操作模式。
序列，预计每个字节后确认。
数字的所需数量之后模拟转换完成后，主机可以通过将中断与DAC8571的通信链路SDA线从低到高，而SCL线为高。
停止条件是指与设备通信（DAC8571）已结束。
在总线上的所有设备，包括DAC8571，然后等待新的起始条件匹配地址字节。
DAC8571收到停止条件后，停留在目前的状态。
在停止条件高速模式还表示高速模式的末端。
表3显示的事件顺序而主发送器写入DAC8571在I2C高速模式应该发生。
主接收器读取在一个从发送器（高速模式）：
在启动条件之后，主器件产生串行时钟脉冲和
拿出一个地址字节，地址<
而产生的比特流中，主可确保用于定时有效的数据。
该地址字节由7位地址和方向位（R/W=1）。
由于在地址字节中的R/W位被置位，师傅也知道，DAC8571已准备好发送数据。
一旦收到该应答，主知道用DAC8571的通信链路已经建立，并更多的数据可以被接收。
该主继续发送8个时钟周期期间，DAC8571发送一个M<
如果主检测对M的所有位<
作为有效数据时，它发送在第九周期发送一个应答信号。
在从收到八个时钟周期主，DAC8571传输升<
作为有效数据时，它发送一个在第9个时钟周期的确认信号，DAC8571。
DAC8571检测这个应答信号和准备发送更多的数据。
在从主收到八个时钟周期，DAC8571发送控制字节，C<
在第9个时钟周期主机发送一个非应答信号，DAC8571和终止序列与停止条件，通过拉SDA线从低到高，而时钟为高。
M<
中位的C<
在高速模式下停止条件也表示的末端高速模式。
表4显示的事件应该发生的，而主接收器的顺序从DAC8571在I2C高速模式下阅读。
DAC8571更新序列：
DAC8571需要一个启动条件，有效的I2C地址，控制字节，一个MS字节和一个LS字节的更新。
控制字节设置DAC8571的操作模式。
收到该控制字节的后DAC8571预计的MS字节和LS字节。
在收到每一个字节后，DAC8571承认拉SDA线低。
在确认信号后面的LS字节的下降沿，DAC8571执行更新。
第一次更新之后，更多的数据可以被发送的字节的MS和LS字节序列和DAC8571不断更新在确认信号是如下各LS字节的下降沿。
最后一个控制字节的位确定更新的类型而进行的。
因此，对于第一次更新，DAC8571需要一个启动条件下，有效的I2C地址，控制字节，一个MS字节和一个LS字节。
对于所有连续的更新，DAC8571需要一个MS字节和LS字节。
使用I2C高速模式，运行3.4MHz的时钟，每16位DAC的更新可以内完成18个时钟周期（MS字节，确认位，LS字节，确认位），在188.88KSPS。
使用快速模式，时钟频率为400kHz运行，最大DAC更新速率被限制在22.22KSPS。
DAC8571地址字节：
地址字节后接收来自主设备启动条件的第一个字节。
第5位
从机地址（MSB）是出厂时预设为10011地址字节的下一位是设备选择位A0，接着固定0和读/写方向位R/W。
为了DAC8571响应，7位地址应10011A00，其中A0位的状态相匹配的A0引脚的状态。
最多两个DAC8571用相同的预置代码装置，因此可以连接到同一个总线上一次。
A0地址输入可以被永久地连接到VDD或数字地面，或可积极地驱动由TTL或CMOS逻辑水平。
该器件地址由经DAC8571的通电后，这些引脚的状态设定。
的最后一个位地址字节（R/W）定义的数据流的方向。
当设置为1，读操作选择（主器件从DAC8571读）;
当设置为0，则选择写操作（主设备写入DAC8571）。
继启动条件之后，DAC8571监视SDA总线，检查设备地址为传输。
当接收到该10011A00代码，和R/W位，DAC8571输出一个确认信号在SDA线上。
广播寻址，也由DAC8571支持。
广播寻址，可用于同步
更新或在同一总线上断电多个DAC8571设备。
DAC8571设计为与其他工作DAC857x，DAC757x家庭成员，以支持多通道同步更新。
当广播寻址时，DAC8571响应不管A0引脚的状态。
广播地址是仅适用于写操作，并且不能用于读操作。
广播地址如下。
控制位：
转递一个有效地址的应答脉冲后，DAC8571需要一个控制字节ç
控制字节的功能示于表5。
前两个最高位ç
7>
和C<
6>
控制字节必须是零的DAC8571进行更新。
如果这两个位不被分配到零，DAC8571忽略所有更新命令，但仍然产生一个应答信号。
Ç
5>
4>
用于设置更新模式。
有的模式被设计为支持多台设备之间的多通道同步操作。
·
ç
=0，C<
=0：
存储I2C数据。
MS字节和LS字节的数据（或掉电信息）的内容被存储在临时寄存器中。
这种模式不改变DAC输出。
=1：
更新DAC，具有I2C数据。
最常用的模式。
MS字节和LS字节的内容数据（或断电的信息）被存储到临时数据寄存器和DAC寄存器。
这模式改变DAC输出与I2CMS字节和LS字节的数据的内容。
=1，C<
更新与先前存储的数据。
MS字节和LS字节的数据的内容（或掉电信息）将被忽略。
将DAC与预先存储在数据的内容更新临时寄存器。
这个模式改变DAC输出。
广播更新，如果C<
2>
=0，DAC与它的临时寄存器的内容更新。
如果C<
=1，DAC是具有I2CMS字节和LS字节的数据进行更新。
Ç
不必是在零为了使DAC8571进行更新。
这个模式的目的是帮助DAC8571工作与其他DAC857x和DAC757x设备的多通道同步更新的应用程序。
3>
应始终为零。
利用只有当C<
=C<
=1。
否则，C<
必须被分配到零。
1>
应在正常操作的DAC是零。
ç
=1为掉电标志。
=1，M<
中，M<
，和M<
表示断电的操作，如表6所示。
最高有效字节：
最高有效字节m<
由8个最显著位的D/A转换数据。
当c<
，M<
最低有效字节：
最低有效字节升<
由D/A转换数据的8至少显著位。
在DAC8571更新确认信号随后的升<
位的下降沿。
数据传输和回读：
I2C总线可嘈杂和数据的完整性，并且可以在许多I2C器件的系统出现问题。
为了使I2C系统验证，DAC8571提供回读功能的用户。
在回读操作时，控制字节，MS字节和LS字节的内容可以被发送回使用I2C总线的主装置。
这回读功能也是有用的，如果I2C总线上的设备查询DAC8571的数据。
对于回读操作，主设备发送的I2C地址，并设置读/写位。
DAC8571承认。
然后，从主收到的时钟脉冲时，DAC8571发送MS字节。
如果主承认，DAC8571发送LS字节。
如果主承认，DAC8571发送控制字节。
这个顺序是由主发送一个非应答信号中断。
根据由DAC8571，则MS字节和LS字节信息发送的控制字节中的内容（由DAC8571发）解释如下：
例子（A0连接到GND，VDD=5V）：
上电复位：
该DAC8571包含一个上电复位电路，控制电期间的输出电压。
上电时，DAC寄存器以零填充和输出电压为0V;
它仍然在那里，直到一个有效的写操作顺序是到DAC制成。
其中重要的是要知道的DAC的输出的状态，这是在应用中是有用而它是在上电的过程。
没有输入带来高功率应用之前。
低功耗模式：
该DAC8571包含五个单独的电源设置。
这些模式是可编程当C<
当Ç
和M<
位表示功率设置控制位和M<
4...0>
7...0>
分配到零。
DAC8571的功率设定在确认信号的下降沿被更新了如下所述至少显著字节。
来设置该设备的功耗，下面的I2C序列。
上电后，该设备的工作原理与170μA其正常功耗低功耗模式，在5V.在快建立模式，器件消耗250μA名义上的，但落户10微秒。
对于三掉电模式下，电源电流降至200nA的在5V（50nA的在3V）。
不仅供应电流下降，但输出级也从放大器的输出切换到已知值的电阻器网络。
这具有的有利地，该装置的输出阻抗是已知的，而在关断模式。
有三不同的选项：
输出是通过一个1千瓦的电阻内部连接到GND，一个100千瓦的电阻或留开路（高阻抗）。
输出级示于图32。
上电复位开始在低功率模式下，DAC8571。
低功率模式和快速建立模式的设置在DAC8571的数据更新保持不变，除非它们是专门覆盖，如表6说明。
另一方面，需要一个DAC更新每个新的数据序列带来的DAC8571出了三个DAC8571电源设置可以存储在临时寄存器，就像数据（采用C<
=00000001）。
这允许多通道应用同步断电功能。
所有的线性电路关闭时，掉电模式被激活。
但是，DAC的内容
寄存器不受掉电时。
退出掉电的时间通常是2.5微秒于VDD=5V和
5微秒于VDD=3V（更多的信息参见典型特性部分。
）
电流消耗：
在低功耗模式下，DAC8571的典型功耗为170μA在VDD=5V和150μA在VDD=3V，包括参考电流消耗。
快速模式下增加了80μA的电流消耗，但能保证10微秒沉降。
额外电流消耗可发生在数字输入是否VIH<
VDD。
对于最有效的电源操作时，CMOS逻辑电平，建议在数字输入到DAC。
在掉电模式下，典型的消耗电流为200nA。
驱动阻性和容性负载：
该DAC8571输出级能够驱动高达1000pF的负载，同时保持稳定的。
中的偏移量和增益误差的利润率，该DAC8571可驱动容性负载运行时，轨到轨。
2阻性负载千瓦可以通过DAC8571同时实现了非常良好的负载调节驱动。
负载调节误差增大当DAC的输出电压接近电源轨。
当DAC的输出被驱动到正电源轨下电阻性负载中，每个AB类输出级的PMOS晶体管可以进入线性区域。
当这种情况发生时，所加入的IR压降降低DAC的线性性能。
这只会发生在大约DAC的数字输入到输出电压传输特性的前20毫伏。
该施加到DAC8571的参考电压可被降低到低于施加到VDD以电源电压消除这种情况，如果良好的线性度为满量程的要求（阻性负载条件下）。
AC性能：
DAC8571可以达到96分贝的信号-噪声比（SNR）和65-dB的总谐波典型的交流性能失真（THD），使DAC8571一个可靠的选择对于需要在输出频率低信噪比的应用或4kHz以下。
输出电压稳定度：
为5ppm/°
C典型输出电压漂移在指定的DAC8571具有优良的高温稳定性温度范围内的装置。
这使得每个信道的输出电压停留在一个±
25μV窗口为±
1°
C的环境温度变化。
良好的电源抑制比（PSRR）性能降低电源噪音出现在VDD出现在输出端，以大大低于
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