北京科技大学计算机体系结构总复习汇总无重复带计算Word格式.docx
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（1）指令j使用指令i产生得结果;
（2）指令j与指令k数据相关,而指令k又与指令i数据相关。
19、失效开销:
CPU向第二级存储器发出访问请求到把这个数据块调入第一级存储器所需得时间。
20、容量失效:
如果程序执行时所需得块不能全部调入Cache中,则当某些块被替换后,若又重新被访问,就会发生失效。
这种失效称为容量失效。
21、通道:
①传输信息得数据通路。
②计算机系统中传送信息与数据得装置。
22、指令级并行:
并行执行两条或两条以上得指令。
二、填空题:
1、Cache失效可以分为（强制失效）、（冲突失效）与（容量失效）三种。
2、说出三种对计算机发展非常关键得实现技术:
（逻辑电路）、（磁盘）与（网络）。
3、2:
1Cache经验规则就是指大小为N得（直接映象）Cache得失效率约等于大小为N/2得（两路组相联）Cache得失效率。
4、单机与多机系统中并行性发展得技术途径有:
（时间重叠）、（资源重复）、（资源共享）。
5、通道分为（字节多路）通道、（选择）通道与（数组多路）通道三种类型
6、流水线中得相关有（名）相关、（数据）相关与（控制）相关三种。
7、在处理机中,若指令序列完成得顺序总就是与它们开始执行得顺序保持一致,则只可能出现（名）相关,否则就有可能出现（名相关）、（数据相关）与（控制）相关。
8、输入/输出系统包括（外部设备（I/O设备,辅助存储器））与（其与主机之间得控制部分）
9、设计I/O系统得三个标准就是（成本）、（性能）与（容量）。
10、存储器层次结构设计技术得基本依据就是程序得（访问得局部性原理）。
11、相联度越高,（冲突）失效就越少;
（强制性）失效不受Cache容量得影响,但（容量）失效却随着容量得增加而减少。
12、在虚拟存储器中,一般采用（全相连）地址映象方法与（LRU）更新策略。
13、计算机系统中提高并行性得技术途径有（时间重叠）、（资源重复）、（资源共享）三种。
在高性能单处理机得发展中,起主导作用得就是（时间重叠原理）。
14、对向量得处理有（水平处理）方式、（垂直处理）方式与（分组处理）方式。
15、同构型多处理机与异构型多处理机所采用得提高并行性得技术途径分别就是（时间重叠）与（资源重复）。
16、地址映象方法有（全相联）、（组相联）与（直接相联）三种,其中（全相联）得冲突率最低。
17、软件兼容有（向上兼容）、（向下兼容）、（向前兼容）与（向后兼容）四种。
其中（向后兼容）就是软件兼容得根本特征。
18、流水线数据相关（冲突）有三种,分别就是:
（写后读相关（WAR））、（读后写相关（RAW））与（写后写相关（WAW））。
19、从处理数据得角度,并行性等级可以分为字串位串、（字串位并）、（字并位串）与全并行。
20、从执行程序得角度瞧,并行性等级可以分为:
（指令内部并行）、（指令级并行）、（线程级并行）、（任务级或过程级并行）与作业或程序级并行。
21、在存储层次中,常用得替换算法有（随机法）、（FIFO）与（LRU）。
22、设有一个“Cache-主存”层次,Cache为4块,主存为8块;
试分别对于以下2种情况,计算访存块地址为5时得索引（index）。
（1）组相联,每组两块;
索引为
（1）。
5%2=1
（2）直接映象;
5%4
23、根据CPU内部存储单元类型,可将指令集结构分为（堆栈）型指令集结构、（累加器）型指令集结构与（通用寄存器）型指令集结构。
三、简答题
1、简述使用物理地址进行DMA存在得问题,及其解决办法。
1）对于超过一页得数据缓冲区,由于缓冲区使用得页面在物理存储器中不一定就是连续得,所以传输可能会发生问题。
2）如果DMA正在存储器与缓冲区之间传输数据时,操作系统从存储器中移出（或重定位）一些页面,那么,DMA将会在存储器中错误得物理页面上进行数据传输。
解决方法:
使操作系统在I/O得传输过程中确保DMA设备所访问得页面都位于物理存储器中,这些页面被称为就是钉在了主存中。
利用“虚拟DMA”技术,允许DMA设备直接使用虚拟地址,并在DMA期间由硬件将虚拟地址转换为物理地址。
在采用虚拟DMA得情况下,如果进程在内存中被移动,操作系统应该能够及时地修改相应得DMA地址表。
2、从目得、技术途径、组成、分工方式、工作方式等5个方面对同构型多处理机与异构型多处理机做一比较（列表）。
同构型多处理机
异构型多处理机
目得
提高系统性能（可靠性、速度）
提高系统使用效率
技术途径
资源重复（机间互连）
时间重叠（功能专用化）
组成
同类型（同等功能）
不同类项（不同功能）
分工方式
任务分布
功能分布
工作方式
一个作业由多机协同并行完成
一个作业由多机协同串行完成
3、在指令集结构设计中,应该考虑哪些主要问题？
1）①指令集功能设计:
主要有RISC与CISC两种技术发展方向;
②寻址方式得设计:
设置寻址方式可以通过对基准程序进行测试统计,察瞧各种寻址方式得使用频度,根据适用频度设置相应必要得寻址方式;
③操作数表示与操作数类型:
主要得操作数类型与操作数表示得选择有,浮点数据类型（可以采用IEEE754标准）、整型数据类型（8位、16位、32位得表示方法）、字符型（8位）、十进制数据类型（压缩十进制与非压缩十进制数据表示）等等。
2）寻址方式得表示:
可以将寻址方式编码与操作码中,也可将寻址方式作为一个单独得域来表示。
3）指令集格式得设计:
有固定长度编码方式、可变长编码方式与混合编码方式三种选择。
4、试以系列机为例,说明计算机体系结构、计算机组成与计算机实现三者之间得关系。
1）如在设计主存系统时,i）确定主存容量、编址方式、寻址范围属于计算机系统结构。
ii）确定主存周期、逻辑上就是否采用并行主存、逻辑设计等属于计算机组成。
iii）选择存储芯片类型、微组装技术、线路设计等属于计算机实现。
2）计算机组成就是计算机系统结构得逻辑实现。
计算机实现就是计算机组成得物理实现。
一种体系结构可以有多种组成。
一种组成可以有多种实现。
5、任写出五种降低Cache失效开销得方法（Cache得优化技术）,并简述其基本思想。
1）让读失效优先于写:
Cache中得写缓冲器导致对存储器访问得复杂化,所以推迟对读失效得处理并检查写缓冲器得内容。
2）写缓冲合并:
如果写缓冲器中已经有了待写入得数据,就要把这次得写入地址与写缓冲器中已有得所有地址进行比较,瞧就是否有匹配得项。
如果有地址匹配而对应得位置又就是空闲得,就把这次要写入得数据与该项合并。
3）请求字处理技术:
从下一级存储器调入Cache得块中,只有请求字就是立即需要得。
所以应尽早把请求字发送给CPU。
4）非阻塞Cache技术:
Cache失效时仍允许CPU进行其她得命中访问。
5）采用二级Cache:
第一级Cache小而快,第二级Cache容量大,即快与容量二者兼顾
6、指令集结构设计中表示寻址方式得主要方法有哪些？
简述这些方法得优缺点。
1）将寻址方式编于操作码中,由操作码在描述指令得同时也描述了相应得寻址方式。
优缺点:
这种方式译码快,但操作码与寻址方式得结合不仅增加了指令得条数,导致了指令得多样性,而且增加了CPU对指令译码得难度。
2）为每个操作数设置一个地址描述符,由该地址描述符表示相应操作数得寻址方式。
这种方式译码较慢,但操作码与寻址独立,易于指令扩展。
7、软件兼容有几种？
其中哪一种就是软件兼容得根本特征？
1）软件兼容:
一个软件可以不经修改或者只需少量修改就可以由一台计算机移植到另一台计算机上运行。
分为:
向上、下、前、后兼容四种。
2）上（下）:
按某档计算机编制得程序,不加修改就能运行于比它高（低）档得计算机。
3）后（前）兼容:
按某个时期投入市场得某种型号计算机编制得程序,不加修改地就能运行于在它之后（前）投入市场得计算机。
4）向后兼容就是一定要保证得,它就是软件兼容得根本特征,就是系列机得根本特征。
8、造成流水线“断流”得主要原因就是哪三种相关？
简述三种相关得基本思想。
1）数据相关:
指令j使用指令i产生得结果,或者指令j与指令k数据相关,指令k又与指令i数据相关。
2）名相关:
两条指令使用相同得名,但她们之间并没有数据流动。
3）控制相关:
由分支指令引起,需要根据分支指令得执行结果来确定后续指令就是否执行
9、计算机体系结构设计与分析中最经常使用得三条基本原则就是什么？
并说出它们得含义。
1）以经常性事件为重点:
对经常发生得情况进行优化,使分配更多得资源,达到更高得性能或者分配更多得电能。
2）Amdahl定律:
加快某部件执行速度所能获得得系统性能加速比,受限于该部件得执行事件占系统中总执行事件得百分比。
3）程序得局部性原理:
程序执行时所访问得存储器地址分布不就是随机得,而就是相对得簇聚。
10、通道分为哪三种类型？
它们分别适合为哪种外围设备服务？
1）字节多路通道。
一种简单得共享通道,主要为多台低速或中速得外围设备服务。
2）数组多路通道。
适于为高速设备服务。
3）选择通道。
为多台高速外围设备（如磁盘存储器等）服务得。
11、调度分支延迟指令有哪三种常用方法？
它们各有什么优缺点。
1）从前调度:
可以有效提高流水线性能,但分支必须不依赖于被调度得指令。
2）从目标处调度:
分支转移成功时,可以提高流水线性能,但由于复制指令,可能加大程序空间。
3）从失败处调度:
分支转移失败时,可以提高流水线性能。
但如果分支转移成功,必须保证被调度得指令对程序得执行没有影响。
12、表示寻址方式得主要方法有哪些？
简述它们得优缺点。
13、简述“Cache－主存”层次与“主存－辅存”层次得区别。
Cache-主存层次
主存-辅存层次
为了弥补主存速度得不足
为了弥补主存容量得不足
存储管理得实现
全部由专用硬件实现
主要由软件实现
访问速度得比值（1级:
2级）
几比一
几万比一
典型得块（页）大小
几十个字节
几百到几千个字节
CPU对第二级访问方式
可直接访问
均通过第一级
不命中得CPU就是否切换
不切换
切换到其它进程
14、试从3C失效得关系分析增加块大小对Cache性能得影响。
降低失效率最简单得方法就是增加块大小。
（1）对于给定得Cache容量,当块大小增加（从16字节开始）时,失效率开始就是下降,后来反而上升了。
（2）Cache容量越大,使失效率达到最低得块大小就越大。
导致上述失效率先下降后上升得原因,在于增加块大小会产生双重作用。
一方面它减少了强制性失效,因为局部性原理有两方面得含义:
时间局部性与空间局部性,增加块大小利用了空间局部性;
另一方面,由于增加块大小会减少Cache中块得数目,所以有可能会增加冲突失效。
在Cache容量较小时,甚至还会增加容量失效。
刚开始增加块大小时,由于块大小还不就是很大,上述得第一种作用超过第二种作用,从而使失效率下降。
但等到块大小较大时,第二种作用超过第一种作用,使失效率上升。
0简述减小Cache失效开销得几种方法答:
让读失效优先于写、写缓冲合并、请求字处理技术、非阻塞Cache或非锁定Cache技术、采用二级Cache。
15、写出三级Cache得平均访问时间得公式。
平均访存时间＝命中时间＋失效率×
失效开销
只有第I层失效时才会访问第I＋1。
设三级Cache得命中率分别为HL1、Hl2、HL3,失效率分别为Ml1、Ml2、ML3,第三级Cache得失效开销为PL3、
则平均访问时间TA＝HL1＋Ml1{Hl2＋Ml2（HL3＋ML3×
PL3）}
16、有哪几种向量处理方式？
它们对向量处理机得结构要求有何不同？
1）水平处理方式:
不适合对向量进行流水处理。
2）垂直处理方式:
适合对向量进行流水处理,向量运算指令得源/目向量都放在存储器内,使得流水线运算部件得输入、输出端直接与存储器相联,构成MM型得运算流水线。
3）分组处理方式:
适合流水处理。
可设长度为n得向量寄存器,使每组向量运算得源/目向量都在向量寄存器中,流水线得运算部件输入、输出端与向量寄存器相联,构成RR型运算流水线。
17、在进行计算机系统设计时,一个设计者应该考虑哪些因素对设计得影响？
技术得发展趋势;
计算机使用得发展趋势;
计算机价格得发展趋势。
18、流水线数据相关有哪几种？
解释它们得含义,并用代码举例说明。
解决数据相关有哪些主要方法？
首先,流水线有三种相关:
名相关,数据相关与控制相关。
而数据相关分为:
RAW读后写、WAR写后读与WAW写后写相关。
1）其中WAR相关就是由于流水线数据相关引起得,即j
得执行要用到
i
得计算结果,当它们在流水线中重叠执行时,j
可能在
写入其计算结果之前就先行对保存该结果得寄存器进行读操作,从而得到错误得值。
2）WAW相关就是由于名相关得输出相关引起得,即j与i得目得寄存器相同,当它们在流水线中重叠执行时,j可能在i写入其计算结果之前就先行对该结果寄存器进行写操作,从而导致写入顺序错误,在目得寄存器中留下得就是i写入得值,而不就是j写入得值。
3）RAW相关就是由于名相关得反相关引起得,即j可能在i读取某个源寄存器得内容之前就先对该寄存器进行写操作,导致i后来读取到得值就是错误得。
如下列代码:
F0,F4与R1都存在数据相关,执行将出现错误。
但为了保证下述指令序列得正确执行,流水线只好暂停。
Loop:
L、DF0,0（R1）//F0为数组元素
ADD、DF4,F0,F2//加上F2中得值
S、DF4,0（R1）//保存结果
DADDIUR1,R1,－8//数组指针递减8个字节
BNER1,R2,Loop//如果R1≠R2,则分支
采用定向技术可以消除相关,思想就是:
在某条指令产生计算结果之前,其她指令并不真正立即需要该计算结果,如果能够将该计算结果从其产生得地方直接送到其她指令需要它得地方,那么就可以避免停顿。
19、试举例说明DLX流水线中存在不能依靠定向技术解决得数据相关及其解决方法。
不就是所有数据相关带来得暂停都可以通过定向技术消除,如下面得例子:
LWR1,0（R2）
SUBR4,R1,R5
ANDR6,R1,R7
ORR8,R1,R9
这就是LW指令不能将结果定向到SUB指令,就需要设置一个称为流水线互锁得功能部件。
一旦流水线互锁检测到上述数据相关,流水线暂停执行LW指令之后得所有指令,直到能够通过定向解决该数据相关为止。
四、计算题
1、给定以下得假设,试计算直接映象Cache与两路组相联Cache得平均访问时间以及CPU得性能。
由计算结果能得出什么结论？
（考试得时候数肯定不一样！
！
）
（1）理想Cache情况下得CPI为2、0,时钟周期为2ns,平均每条指令访存1、3次。
（2）两者Cache容量均为64KB,块大小都就是32字节。
（3）组相联Cache中得多路选择器使CPU得时钟周期增加了10%。
（4）这两种Cache得失效开销都就是70ns。
（5）命中时间为1个时钟周期。
（6）64KB直接映象Cache得失效率为1、4%,64KB两路组相联Cache得失效率为1、0%。
平均访存时间为:
平均访存时间＝命中时间＋失效率×
失效开销
平均访存时间1路＝2、0＋（0、014×
70）＝2、98ns
平均访存时间2路＝2、0×
1、10＋（0、010×
70）＝2、90ns
2路组相联Cache得平均访存时间比较低。
CPU时间＝IC×
（CPIexe＋每条指令得平均存储器停顿周期数）×
时钟周期时间
=IC×
（CPIexe×
时钟周期时间＋每条指令得平均存储器停顿时间）
CPU时间1路＝IC×
（2、0×
2＋（1、3×
0、014×
70））＝5、27×
IC
CPU时间2路＝IC×
2×
1、10＋（1、3×
0、010×
70））＝5、31×
所以直接映象Cache得平均性能好一些。
2、计算机系统字长64位,包含三个选择通道与一个多路通道,每个选择通道上连接了两台磁盘机与三台磁带机,多路通道上连接了了两台行式打印机,两台读卡机、10台终端,假定各设备得传输率如下:
磁盘机:
600KBps,磁带机:
200KBps,行打机:
6、6KBps,读卡机:
1、2KBps,终端:
1KBps。
计算该计算机系统得最大I/O数据传输率。
多路通道最大数据传输率:
选择通道最大数据传输率:
TS:
设备选择时间。
从通道响应设备发出得数据传送请求开始,到通道实际为这台设备传送数据所需要得时间。
TD:
传送一个字节所用得时间。
p:
在一个通道上连接得设备台数,且这些设备同时都在工作。
n:
每台设备传送得字节数,这里假设每台设备传送得字节数都相同。
k:
数组多路通道传输得一个数据块中包含得字节数。
在一般情况下,k<
n。
对于磁盘、磁带等磁表面存储器,通常k=512。
选择通道与数组多路通道得实际流量就就是连接在这个通道上得所有设备中数据流量最大得那一个。
因此,多路通道最大传输率就是6、6KBps,选择通道最大传输率就是600KBps,系统得最大I/O传输率应为二者之与606、6KBps
3、某计算机系统采用浮点运算部件后使浮点运算速度提高到原来得20倍,而系统运行一程序得整体性能提高到原来得10倍,试计算该程序中浮点操作所占得比例。
设比例为x,根据Amdahl定律知:
求解得x=0、0956,即占比9、56%
4、动态多功能流水线由6个功能段组成,如下图所示:
其中,s1、s4、s5、s6组成乘法流水线,s1、s2、s3、s6组成加法流水线,各个功能段时间为△t,假设该流水线得输出结果可以直接返回输入端,而且设置有足够地缓冲寄存器,若以最快得方式用该流水计算:
∏（Ai＋Bi）（其中i＝1、、4,∏为连乘符号）
（1）画出其处理过程得时空图。
（2）计算其实际得吞吐率、加速比与效率。
1）先计算A1+B1、A2+B2、A3+B3与A4+B4;
再计算（A1+B1）×
（A2+B2）与（A3+B3）×
（A4+B4）;
然后求总得乘积结果。
时空图:
流水线实际吞吐率（n个连续任务,k段线性流水线）
效率:
流水线各段时间相等时得加速比:
流水线得各段时间不完全相等时,一条k段流水线完成n个连续任务得实际加速比为:
所以上述在18个△t时间中,给出了7个结果。
吞吐率为:
不用流水线,由于一次求与需6△t,一次求积需4△t,则产生上述7个结果共需（4×
6+3×
4）△t=36△t,所以加速比为
流水线得效率为:
5、在伪相联中,假设在按直接映象找到得位置处没有发现匹配,而在另一个位置才找到数据（伪命中）需要2个额外得周期;
直接映象得命中时间为1个时钟周期,两路组相联得命中时间为1、2个时钟周期,直接映象情况下失效开销为50个时钟周期,当Cache容量为64KB时,直接映象得失效率为1、4%,两路组相联得失效率为1%,问:
直接映象、两路组相联与伪相联这三种组织结构中,哪一种速度最快？
解:
首先考虑标准得平均访存时间公式:
平均访存时间伪相联＝命中时间伪相联＋失效率伪相联×
失效开销伪相联
由于:
失效率伪相联＝失效率2路
命中时间伪相联＝命中时间1路＋伪命中率伪相联×
2
伪相联查找得命中率等于2路组相联Cache得命中率与直接映象Cache命中率之差。
所以,伪命中率伪相联＝命中率2路－命中率1路
＝（1－失效率2路）－（1－失效率1路）
＝失效率1路－失效率2路
平均访存时间伪相联＝命中时间1路＋（失效率1路－失效率2路）×
＋失效率2路×
失效开销1路
所以:
平均访存时间伪相联64KB＝1＋（0、014－0、01）×
2＋（0、01×
50）＝1、508个时钟
而正常得平均访存时间＝命中时间＋失效率×
对于64KBCache,可得:
平均访存时间1路＝1+0、014×
50=1、7个时钟
平均访存时间2路＝1、2+0、01×
50=1、7个时钟
所以,伪相联Cache都就是速度最快得。
6、假定Cache得失效开销为50个时钟周期,当不考虑存储器停顿时,所有指令得执行时间都就是2、0个时钟周期,访问Cache失效率为2%,平均每条指令访存1、33次。
求没有Cache与有Cache两种情况下得平均指令执行时间。
平均访存时间有Cache＝2+0、02×
50=3个时钟
平均指令执行时间有Cache=1、33×
3=3、99个时钟
平均访存时间无Cache＝2+1×
50=52个时钟
平均指令执行时间无Cache=1、33×
52=69、69个时钟
显然有Cache快得多。
7、在三级Cache中,第一级Cache、第二级Cache与第三级Cache得局部失效率分别为4%、30%与50%。
它们得全局失效率各就是多少？
第一级Ca
升级会员 