数字频率计测频率与测周期的基本原理文档格式.docx

数字频率计测频率与测周期的基本原理文档格式.docx

《数字频率计测频率与测周期的基本原理文档格式.docx》由会员分享，可在线阅读，更多相关《数字频率计测频率与测周期的基本原理文档格式.docx（6页珍藏版）》请在冰豆网上搜索。

1、频率准确度

2、频率测量范围

在输入电压符合规定要求值时，能够正常进行测量的频率区间称为频率测量范围。

频率测量范围主要由放大整形电路的频率响应决定。

3、数字显示位数

频率计的数字显示位数决定了频率计的分辨率。

位数越多，分辨率越高。

4、测量时间

频率计完成一次测量所需要的时间，包括准备、计数、锁存和复位时间。

三、数字频率计的电路设计与调试

1.基本电路设计

数字频率计的基本框图如图2所示，各部分作用如下。

①放大整形电路

放大整形电路由晶体管3DG100与74LS00等组成。

其中3DGl00组成放大器将输入频率为的周期信号如正弦波、三角波等进行放大。

与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。

实验五 

数字频率计

实验目的

1.了解数字频率计测量频率与测量周期的基本原理；

2.熟练掌握数字频率计的设计与调试方法及减小测量误差的方法。

实验任务

用中小规模集成电路设计一台简易的数字频率计，频率显示为四位，显示量程为四挡,用数码管显示。

1HZ—9.999KHZ，闸门时间为1S；

10HZ—99.99KHZ,闸门时间为0.1S；

100HZ—999.9KHZ,闸门时间为10MS；

1KHZ—9999KHZ,闸门时间为1MS；

实验原理

1.方案设计

原理框图见图1：

图1数字频率计原理

原理简述

所谓频率，就是周期性信号在单位时间（1s）内变化的次数．若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为f=N/T原理框图中，被测信号Vx经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。

时基电路提供标准时间基准信号Ⅱ，其高电平持续时间t1=1s,当1s信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到1s信号结束时闸门关闭，停止计数。

若在闸门时间1S内计数器计得的脉冲个数为N，则被测信号频率fx=NHz。

逻辑控制电路的作用有两个：

一是产生锁存脉冲Ⅳ，使显示器上的数字稳定；

二是产生“0”脉冲Ⅴ，使计数器每次测量从零开始计数。

2.电路设计

• 

系统原理参考电路

图2参考电路

.单元电路设计

放大整形电路

放大整形电路由晶体管3DGl00与74LS00等组成，其中3DGl00组成放大器将输入频率为的周期信号如正弦波、三角波等进行放大。

时基电路

时基电路的作用是产生一个标准时间信号（高电平持续时间为1s），由定时98555构成的多谐振荡器产生（当标准时间的精度要求较高时，应通过晶体振荡器分频获得）。

若振荡器的频率为fo=1/（t1+t2）=0.8hz,则振荡器的输出波形如图1（b）中的波形Ⅱ所示，其中t1=1s，t2=0.25s,由公式t1=0.7（R1+R2）C和t2=0.7R2C，可计算出电阻R1、R2及电容C的值。

若取电容C=10uF，则R2=t2/0.7C=35.7KΩ,取标称值36kΩ,R1=（t1/0.7C）-R2=107KΩ

取R1=47KΩ，RP=100KΩ

逻辑控制电路

根据图原理框图b所示波形，在时基信号II结束时产生的负跳变用来产生锁存信号Ⅳ，锁存信号Ⅳ的负跳变又用来产生清“0”信号V。

脉冲信号Ⅳ和V可由两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定。

设锁存信号Ⅳ和清“0”信号V的脉冲宽度相同，如果要求tw=0.02s，则有tw=0.45RextCext=0.02s，若取Rext=10kΩ，则Cext=tw/0.45Rext=4.4uf，取标称值4.7uf,由74LSl23的功能表可得，当

触发脉冲从1A端输入时，在触发脉冲的负跳变作用下，输出端1Q可获得一正脉冲端,一非Q端可获得一负脉冲，其波形关系正好满足原理框图b所示波形Ⅳ和V的要求。

手动复位开关S按下时，计数器清“0”。

锁存器

锁存器的作用是将计数器在1s结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值．如原理框图b所示，1s计数时间结束时，逻辑控制电路发出锁存信号Ⅳ，将此时计数器的值送译码显示器。

选用8D锁存器74LS273可以完成上述功能．当时钟脉冲CP的正跳变来到时，锁存器的输出等于输入，即Q=D。

从而将计数器的输出值送到锁存器的输出端。

正脉冲结束后，无论D为何值，输出端Q的状态仍保持原来的状态Qn不变．所以在计数期间内，计数器的输出不会送到译码显示器．

实验内容

电路制作与调试

对制作好的PCB板，或准备好的面包板，按照装配图或原理图进行器件装配，装配好之后进行电路的调试。

调试规则为：

通电准备

打开电源之前，先按照系统原理图检查制作好的电路板的通断情况，并取下PCB上的集成块，然后接通电源，用万用表检查板上的各点的电源电压值，完好之后再关掉电源，插上集成块。

单元电路检测

接通电源后，用双踪示波器（输人耦合方式置DC档）观察时基电路的输出波形，应如波形图（b）所示的波形Ⅱ，其中t1=1s，t2=0.25s，否则重新调节时基电路中R1和R2的值，使其满足要求。

然后改变示波器的扫描速率旋钮，观察74LSl23的第13脚和第10脚的波形，应有如波形图（b）所示的锁存脉冲Ⅳ和清零脉冲V的波形。

将4片计数器74LS90的第2脚全部接低电平，锁存器74LS273的第11脚都接时钟脉冲，在个位计数器的第14脚加入计数脉冲，检查4位锁存、译码、显示器的工作是否正常。

系统连调

在放大电路输入端加入Vpp=1v，f=1khz的正弦信号，用示波器观察放大电路和整形电路的输出波形，应为与被测信号同频率的脉冲波，显示器上的读数应为1000Hz。

数字频率计的设计

【摘要】在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。

测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

电子计数器测频有两种方式：

一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；

二是间接测频法，如周期测频法。

直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。

本文阐述了用VHDL语言设计了一个简单的数字频率计的过程。

【关键词】周期；

EDA；

VHDL；

数字频率计；

波形仿真；

一、概述

1）数字频率计的基本原理

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。

闸门时间也可以大于或小于一秒。

闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。

闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。

本文。

数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。

如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。

因此，数字频率计是一种应用很广泛的仪器

电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。

数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。

集成电路的类型很多，从大的方面可以分为模拟电路和数字集成电路2大类。

数字集成电路广泛用于计算机、控制与测量系统，以及其它电子设备中。

一般说来，数字系统中运行的电信号，其大小往往并不改变，但在实践分布上却有着严格的要求，这是数字电路的一个特点。

数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域

VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（TheInstituteofElectricalandElectronicsEngineers）的一种工业标准硬件描述语言。

相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（ToptoDown）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。

从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路的设计。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着复杂可编程逻辑器件的广泛应用，以EDA工具作为开发手段，运用VHDL语言。

将使整个系统大大简化。

提高整体的性能和可靠性。

2）频率计实现

频率计的结构包括一个测频率控制信号发生器、一个计数器和一个锁存器

（1）测频率控制信号发生器

设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。

控制时钟信号clk取为1Hz，2分频后即可查声一个脉宽为1秒的时钟test-en，一此作为计数闸门信号。

当test-en为高电平时，允许计数；

当test-en由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；

锁存数据后，还要在下次test-en上升沿到哦来之前产生零信号clear，将计数器清零，为下次计数作准备。

（2）计数器

计数器以待测信号作为时钟,清零信号clear到来时,异步清零;

test-en为高电平时开始计数。

计数是以十进制数显示,本文设计了一个简单的10kHz以内信号的频率机计，如果需要测试较高的频率信号，则将dout的输出位数增加，当然锁存器的位数也要增加。

（3）锁存器

当test-en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管显示。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存器的位数应跟计数器完全一样。

VHDL语言程序如下：

结语

本文介绍了使用VHDL语言设计数字频率计的方法，并下载到CPLD中组成实际电路，这样可以简化硬件的开发和制造过程，而且使硬件体积大大缩小，并提高了系统的可靠性。

同时在基本电路模块基础上，不必修改硬件电路，通过修改VHDL源程序，增加一些新功能，满足不同用户的需要，实现数字系统硬件的软件化