第04章 存储器文档格式.docx

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5、画存储空间分配图时要画出上限。

7.一个容量为16K×

32位的存储器，其地址线和数据线的总和是多少？

当选用下列不同规格的存储芯片时，各需要多少片？

1K×

4位，2K×

8位，4K×

4位，16K×

1位，4K×

8位，8K×

8位

地址线和数据线的总和=14+32=46根；

选择不同的芯片时，各需要的片数为：

4：

（16K×

32）/（1K×

4）=16×

8=128片

2K×

8：

32）/（2K×

8）=8×

4=32片

4K×

32）/（4K×

4）=4×

8=32片

16K×

1：

32）/（16K×

1）=1×

32=32片

32）/（4K×

8）=4×

4=16片

8K×

32）/（8K×

8）=2×

4=8片

地址线根数与容量为2的幂的关系，在此为214，14根；

数据线根数与字长位数相等，在此为32根。

（不是2的幂的关系。

X：

32=25，5根）

8.试比较静态RAM和动态RAM。

略。

（参看课件）

9.什么叫刷新？

为什么要刷新？

说明刷新有几种方法。

刷新：

对DRAM定期进行的全部重写过程；

刷新原因：

因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；

常用的刷新方法有三种：

集中式、分散式、异步式。

集中式：

在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。

分散式：

在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。

异步式：

是集中式和分散式的折衷。

1）刷新与再生的比较：

共同点：

·

动作机制一样。

都是利用DRAM存储元破坏性读操作时的重

写过程实现；

操作性质一样。

都是属于重写操作。

区别：

解决的问题不一样。

再生主要解决DRAM存储元破坏性读出时的信息重写问题；

刷新主要解决长时间不访存时的信息衰减问题。

操作的时间不一样。

再生紧跟在读操作之后，时间上是随机进行的；

刷新以最大间隔时间为周期定时重复进行。

动作单位不一样。

再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；

刷新以行为单位，每次重写

整个存储器所有芯片内部存储矩阵的同一行。

芯片内部I/O操作不一样。

读出再生时芯片数据引脚上有读出数据输出；

刷新时由于CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。

鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。

2）CPU访存周期与存取周期的区别：

CPU访存周期是从CPU一边看到的存储器工作周期，他不一定是真正的存储器工作周期；

存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间

3）分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。

4）刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。

10.半导体存储器芯片的译码驱动方式有几种？

半导体存储器芯片的译码驱动方式有两种：

线选法和重合法。

线选法：

地址译码信号只选中同一个字的所有位，结构简单，费器材；

重合法：

地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。

这种方法通过行、列译码信号的重合来选址，也称矩阵译码。

可大大节省器材用量，是最常用的译码驱动方式。

11.一个8K×

8位的动态RAM芯片，其内部结构排列成256×

256形式，存取周期为0.1μs。

试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？

采用分散刷新方式刷新间隔为:

2ms，其中刷新死时间为：

256×

0.1μs=25.6μs

采用分散刷新方式刷新间隔为：

（0.1μs+×

0.1μs）=51.2μs

采用异步刷新方式刷新间隔为:

2ms

12.画出用1024×

4位的存储芯片组成一个容量为64K×

8位的存储器逻辑框图。

要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。

设采用SRAM芯片，则：

总片数=（64K×

8位）/（1024×

4位）=64×

2=128片

题意分析：

本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。

首先应确定各级的容量：

页面容量=总容量/页面数=64K×

8/4=16K×

8位，4片16K×

8字串联成64K×

组容量=页面容量/组数 

=16K×

8位/16=1K×

8位，16片1K×

8位字串联成16K×

组内片数=组容量/片容量=1K×

8位/1K×

4位=2片，两片1K×

4位芯片位并联成1K×

存储器逻辑框图：

X不分级画；

问题：

1）不合题意；

2）芯片太多难画；

3）无页译码，6：

64译码选组。

X页选直接联到芯片；

1）SRAM一般只一个片选端；

2）译码输出负载能力需考虑。

X附加门电路组合2级译码信号；

（应利用译码器使能端输入高一级

的译码选通信号）

13.设有一个64K×

8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？

欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。

存储基元总数=64K×

8位=512K位=219位；

思路：

如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。

设地址线根数为a，数据线根数为b，则片容量为：

2a×

b=219；

b=219-a；

若a=19，b=1，总和=19+1=20；

a=18，b=2，总和=18+2=20；

a=17，b=4，总和=17+4=21；

a=16，b=8，总和=16+8=24；

…… 

……

由上可看出：

片字数越少，片字长越长，引脚数越多。

片字数减1、片位数均按2的幂变化。

结论：

如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：

地址线=19根，数据线=1根；

或地址线=18根，数据线=2根。

14.某8位微型机地址码为18位，若使用4K×

4位的RAM芯片组成模块板结构的存储器，试问：

（1）该机所允许的最大主存空间是多少？

（2）若每个模块板为32K×

8位，共需几个模块板？

（3）每个模块板内共有几片RAM芯片？

（4）共有多少片RAM？

（5）CPU如何选择各模块板？

（1）该机所允许的最大主存空间是：

218×

8位=256K×

8位=256KB

（2）模块板总数=256K×

8/32K×

8=8块

（3）板内片数=32K×

8位/4K×

4位=8×

2=16片

（4）总片数=16片×

（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。

地址格式分配如下：

15.设CPU共有16根地址线，8根数据线，并用

（低电平有效）作访存控制信号，

作读写命令信号（高电平为读，低电平为写）。

现有下列存储芯片：

ROM（2K×

4位，8K×

8位），RAM（1K×

8位），及74138译码器和其他门电路（门电路自定）。

试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。

要求：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选用的存储芯片类型及数量；

（3）详细画出片选逻辑。

（1）地址空间分配图：

系统程序区（ROM共4KB）：

0000H-0FFFH

用户程序区（RAM共12KB）：

1000H-FFFFH

（2）选片：

ROM：

选择4K×

4位芯片2片，位并联

RAM：

8位芯片3片，字串联（RAM1地址范围为:

1000H-1FFFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:

3000H-3FFFH）

（3）各芯片二进制地址分配如下：

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

ROM1,2

1

RAM1

RAM2

RAM3

CPU和存储器连接逻辑图及片选逻辑如下图（3）所示：

图（3）

1）选片：

当采用字扩展和位扩展所用芯片一样多时，选位扩展。

理由：

字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。

本题如选用2K×

8ROM，片选要采用二级译码，实现较麻烦。

当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。

2）应尽可能的避免使用二级译码，以使设计简练。

但要注意在需要二级译码时如果不使用，会使选片产生二意性。

3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。

4）其它常见错误：

EPROM的PD端接地；

（PD为功率下降控制端，当输入为高时，进入功率下降状态。

因此PD端的合理接法是与片选端-CS并联。

）ROM连读/写控制线-WE；

（ROM无读/写控制端）

注：

该题缺少“系统程序工作区”条件。

16.CPU假设同上题，现有8片8K×

8位的RAM芯片与CPU相连，试回答：

（1）用74138译码器画出CPU与存储芯片的连接图；

（2）写出每片RAM的地址范围；

（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。

（4）根据

（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？

（1）CPU与存储器芯片连接逻辑图：

（2）地址空间分配图：

RAM0:

0000H-1FFFH

RAM1:

2000H-3FFFH

RAM2:

4000H-5FFFH

RAM3:

6000H-7FFFH

RAM4:

8000H-9FFFH

RAM5:

A000H-BFFFH

RAM6:

C000H-DFFFH

RAM7:

E000H-FFFFH

（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片（RAM5）都有与其相同的数据，则根本的故障原因为：

该存储芯片的片选输入端很可能总是处于低电平。

假设芯片与译码器本身都是好的，可能的情况有：

1）该片的-CS端与-WE端错连或短路；

2）该片的-CS端与CPU的-MREQ端错连或短路；

3）该片的-CS端与地线错连或短路。

（4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。

此时存储器只能寻址A13=1的地址空间（奇数片），A13=0的另一半地址空间（偶数片）将永远访问不到。

若对A13=0的地址空间（偶数片）进行访问，只能错误地访问到A13=1的对应空间（奇数片）中去。

16、反映主存和外存的速度指标有何不同？

由于主存采用RAM，所以其主要速度指标“存取周期”对所有存储单元来说是个常数，寻址时间很短且不受单元物理位置影响。

另外，主存的存取周期、存取时间、带宽等几个常用速度指标之间是相关的。

外存主要采用DAM或SAM，其寻址时间较长且与信息所存物理位置绝对有关，因此外存的速度通常受寻址时间和数据传输时间两个因素决定，需要用平均寻址时间和数据传输率两个指标共同来描述。

而平均寻址时间和数据传输率分别描述了外存的两个性质完全不同、时间段完全不同的操作，这两个指标之间没有多少相关性。

17.写出1100、1101、1110、1111对应的汉明码。

有效信息均为n=4位，假设有效信息用b4b3b2b1表示

校验位位数k=3位，（2k>

=n+k+1）

设校验位分别为c1、c2、c3，则汉明码共4+3=7位，即：

c1c2b4c3b3b2b1

校验位在汉明码中分别处于第1、2、4位

c1=b4⊕b3⊕b1

c2=b4⊕b2⊕b1

c3=b3⊕b2⊕b1

当有效信息为1100时，c3c2c1=011,汉明码为1110100。

当有效信息为1101时，c3c2c1=100,汉明码为0011101。

当有效信息为1110时，c3c2c1=101,汉明码为1011110。

当有效信息为1111时，c3c2c1=010,汉明码为0110111。

18.什么是“程序访问的局部性”？

存储系统中哪一级采用了程序访问的局部性原理？

程序运行的局部性原理指：

在一小段时间内，最近被访问过的程序和数据很可能再次被访问；

在空间上，这些被访问的程序和数据往往集中在一小片存储区；

在访问顺序上，指令顺序执行比转移执行的可能性大（大约5:

1）。

存储系统中Cache—主存层次采用了程序访问的局部性原理。

22.某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？

画图说明。

若想不改用高速存储芯片，而使访存速度提高到8倍，可采取八体交叉存取技术，8体交叉访问时序如下图：

25.Cache做在CPU芯片内有什么好处？

将指令Cache和数据Cache分开又有什么好处？

Cache做在CPU芯片内主要有下面几个好处：

1）可提高外部总线的利用率。

因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线。

2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率。

3）可提高存取速度。

因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提高。

将指令Cache和数据Cache分开有如下好处：

1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。

2）指令Cache可用ROM实现，以提高指令存取的可靠性。

3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。

补充：

Cache结构改进的第三个措施是分级实现，如二级缓存结构，即在片内Cache（L1）和主存之间再设一个片外Cache（L2），片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度。

18.已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码是否出错？

第几位出错？

假设接收到的汉明码为：

c1’c2’b4’c3’b3’b2’b1’

纠错过程如下：

P1=c1’⊕b4’⊕b3’⊕b1’

P2=c2’⊕b4’⊕b2’⊕b1’

P3=c3’⊕b3’⊕b2’⊕b1’

如果收到的汉明码为1100100，则p3p2p1=011，说明代码有错，第3位（b4’）出错，有效信息为：

1100

如果收到的汉明码为1100111，则p3p2p1=111，说明代码有错，第7位（b1’）出错，有效信息为：

0110

如果收到的汉明码为1100000，则p3p2p1=110，说明代码有错，第6位（b2’）出错，有效信息为：

0010

如果收到的汉明码为1100001，则p3p2p1=001，说明代码有错，第1位（c1’）出错，有效信息为：

0001

30.一个组相连映射的CACHE由64块组成，每组内包含4块。

主存包含4096块，每块由128字组成，访存地址为字地址。

试问主存和高速存储器的地址各为几位？

画出主存地址格式。

cache组数：

64/4=16，Cache容量为：

64*128=213字，cache地址13位

主存共分4096/16=256区，每区16块

主存容量为：

4096*128=219字，主存地址19位，地址格式如下：

主存字块标记（8位）

组地址（4位）

字块内地址（7位）

PDF文件中第21题以及后面的没有