EDA实验指导书hzxWord下载.docx
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二、实验原理
2输入端与非门是组合逻辑电路中的基本逻辑器件，有2个输入端A、B和1个输出端C。
其真值表如（表1）所示。
2输入端与非门应具备的脚位：
输入端：
A、B；
输出端：
C。
表1 2输入端与非门的真值表
三、实验仪器
PC机一台；
QuartusII软件一套；
KHF-5型实验开发系统一套
四、基本设计流程
1、建立工作库文件夹和编辑设计文件
1）新建一个文件夹。
假如该工程的文件夹取名为nand，路径为D:
\nand。
文件夹名不能用中文，也最好不要用数字；
不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。
2）输入源程序
打开QuartusⅡ，单击File/New，在New窗口中的DeviceDesignFiles中选择编译文件的语言类型，这里选VHDLFile，按OK后将进入文本编译窗口。
3）文件存盘
如下所示，编写源程序后，执行File/Save，找到已建立的路径D:
\nand，存盘名应与实体名一致，即，nand2a.vhd
2、创建工程
1）打开建立新工程管理窗口。
执行File/NewProjectWizard，出现下图，
2）将设计文件加入工程中。
选择工作路径、项目名称及顶层设计实体名，按“Next”到下一操作。
3）选择仿真器和综合器类型。
在此都选择默认项“NONE”，不做任何打钩选择。
4）选择目标器件：
ACEX1K系列的EP1K100QC208-3。
5）工具设置。
在此都选择默认项
6）结束设置，按“Finish”结束整个设置
3、编译前设置
1、选择FPGA目标芯片。
执行Assignments/Settings，选择Category项下的Device,选择目标器件。
2、选择配置器件的工作方式。
3、选择配置器件和编程方式。
4、选择输出设置。
4、全程编译
执行Processing/StartCompilation项，启动全程编译。
或者按工具栏上的快捷按钮
5、时序仿真
1）打开波形编辑器，执行File/New，在New窗口中的OtherFiles中选择VectorWaveformFile，按OK后将进入波形编辑窗口。
2）设置仿真时间区域。
执行Edit/endtime及gridsize设置结束时间及网格大小。
3）波形文件存盘，文件名默认，与前面的实体名一致，扩展名为vwf。
4）将工程nand2a端口信号名选入波形编译器中，如下图。
执行List，出现该设计实体涉及的所有输入、输出信号，将各信号节点拖入波形编辑器中。
5）输入激励信号并存盘，注意2个输入信号的周期应是2倍关系：
如100ns和200ns
6）观察仿真结果
执行Processing/StartSimulation项，开始仿真，或者按工具栏上的快捷按钮，观察仿真结果。
6应用RTL电路图观察器
QuartusII可实现硬件描述语言或网表文件对应的RTL电路图的生成。
方法：
执行Tools/NetlistViewers，在出现的下拉菜单中有三个选项：
选择RTLViewers，即可观察到如下图所示的综合结果。
四、引脚设置和下载
1、引脚锁定
1）、执行File/OpenProject，打开工程文件nand2a。
2）、执行Assignments/AssignmentsEditor，出现如下图所示的对话框.
3）、双击“TO”栏的《new》,在出现的下拉栏中分别选择本工程要锁定的端口信号；
然后双击对应的Location栏《new》,，在出现的下拉栏中选择对应端口信号名的器件引脚号。
4）、最后存储这些引脚锁定信息后，必须再编译一次，才能将引脚锁定信息编译进编程下载文件中。
2、配置文件下载
1）打开编程窗和配置文件。
首先将实验系统和并口/串口连接好，打开电源，执行Tools/Programmer项，开始编程。
或者或者按工具栏上的快捷按钮。
2）设置编程器
假如在Currentlyselected右侧显示NOHardware，则必须加入下载方式。
3）选择编程器。
究竟显示哪一种编程方式（ByteBlasterMV或ByteBlasterII）取决于QuartusII对实验系统上的编程口的测试。
最后单击下载标识符Start，即进入对目标器件的配置下载操作。
备注：
出现如下错误信
息提示窗，是由于我们选用的硬件是天煌教仪的KHF-5型CPLD/FPGA实验开发系统。
它的下载模式要进行烧写：
即选择烧写工具THRCPLD来进行。
由于不同的硬件实验系统有不同的下载方式，所以一定要结合实际进行。
4）烧写：
选择烧写工具THRCPLD
◆运行THRCPLD，界面如图
◆点击“串口设置”，如图，串口号选择COM1，波特率默认；
◆点击“器件选择”，选中“1K系列”，100，000门级器件“EP1K100”
◆点击“文件下载”，打开项目所在文件夹，选择“*．pof”文件，点击“写CPLD”下载文件到目标器件。
烧写成功，烧写结束。
5、硬件测试
设定输入信号为键按下时输入“1”信号，此时信号灯亮，否则输入“0”信号，信号灯灭。
输出信号为信号灯亮时为“1”，信号灯灭时为“0”。
如下表所示，按下KEY1、KEY2键，观察输出LED5的结果。
2输入端与非门的真值表
SW1/D1
SW2/D2
D5
灭
亮
实验解释
信号输入键为SW1、SW2。
按下SW1键，信号灯D1亮，即把“1”信号输入到103引脚（A），否则表示送入信号“0”。
按下SW2键，信号灯D2亮，即把“1”信号输入到104引脚（B），否则表示送入信号“0”。
信号输出由信号灯D5来显示。
D5亮时表示输出信号为“1”，否则为信号“0”，以此表示113引脚（C）的信号。
输出端的值由芯片EP1K100QC208-3通过程序所编的A和B之间的逻辑关系C<
=not（AANDB）确定。
附：
如果要用原理图实现门电路设计，步骤如下：
1、打开QuartusⅡ，单击File/New，在New窗口中的DeviceDesignFiles中选择Blockdiagram/schematicFile，按OK后将进入原理图编译窗口。
2、确定对象的输入位置：
在图形窗口内单击鼠标左键。
3、引入逻辑门：
选取窗口菜单Edit/InsertSymbol，（或者，在欲放置元件处双击鼠标左键，或者，在在欲放置元件处单击鼠标右键，在弹出菜单中选择InsertSymbol子项），在安装Quartus软件的路径下找到相应库文件，选取nand2逻辑门，单击OK按钮，将鼠标移到原理图编辑窗口，放置该器件。
4、按上述步骤引入输入和输出脚：
2个输入脚Input和1个输出脚Output。
5、更改输入和输出脚的脚位名称：
在PIN_NAME处双击鼠标左键，进行更名，输入脚为A、B，输出脚为Y。
6、连接：
将A、B脚连接到与非门的输入端，C脚连接到与非门的输出端，如图２所示。
与非门原理图
7、选择实际编程器件型号：
选取窗口菜单Assign->
Device,出现对话框，选择ACEX1K系列的EP1K100QC208-3。
8、保存并编译：
选取窗口菜单File->
Project->
Save&
Compile，即可进行编译，产生nand2.sof烧写文件。
9、创建电路符号：
CreateDefaultSymbol，可以产生nand2.bsf文件，代表现在所设计的电路符号。
2输入端与非门的电路符号
其他步骤同上。
实验二.数据选择器的设计
数据选择器的输入端包括地址输入端和数据输入端。
由地址输入端给出地址，找出相应的数据输入端，把该数据输入端的数据送入输出端。
数据选择器包括4选1数据选择器、8选1数据选择器等，下面以4选1数据选择器为例来介绍数据选择器的设计。
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。
4选1数据选择器有两个地址输入端：
S1、S0；
4个数据输入端：
D、C、B、A；
1个输出端Y。
其真值表如表1示。
表1 4选1数据选择器真值表
地址输入
输出
S0
S1
Y
D
PC机一台；
四、实验步骤略
五、参考电路图/VHDL源程序及及软件仿真结果
1．原理图输入（mux41hzx.bdf）
图14选1数据选择器的电路原理图
2.文本输入（mux41a.vhd）
方法一：
4选1数据选择器--用IF-THEN语句
方法二;
4选1数据选择器---用CASE语句
3．软件仿真（mux41a.vwf）
Ta=10nsTb=30nsTc=60nsTd=90ns
Ts0=360nsTs1=720nsGridsize180ns
仿真结果表明：
当s1s0=“00”时，y<
=a;
当s1s0=“01”时，y<
=b;
当s1s0=“10”时，y<
=c;
当s1s0=“11”时，y<
=d;
5．硬件仿真
原理同实验一。
实验三.
全加器的设计
全加器可对两个多位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出位和（S）和进位（Co）。
其真值表如表5所示。
表5 全加器真值表
Ci
S
Co
1．文本输入
方法一、采用元件例化语句（几个设计实体在同一个项目下）
●半加器设计（h_adder.vhd）
●或门设计（or2a.vhd）
●全加器顶层设计（f_adder.vhd）
方法二、直接设计（full_add.vhd）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYfull_addIS
PORT（A,B,Ci:
INSTD_LOGIC;
S,Co:
OUTSTD_LOGIC）;
ENDfull_add;
ARCHITECTUREaOFfull_addIS
SIGNALtemp:
STD_LOGIC_VECTOR（1DOWNTO0）;
BEGIN
temp<
=（'
0'
&
A）+B+Ci;
S<
=temp（0）;
Co<
=temp
（1）;
ENDa;
2．原理图输入（f_adder.bdf）
半加器和或门编译通过后，创建元件符号，新建一个原理图文件，调用这两个元件及输入输出器件，完成的原理图如下：
3.软件仿真
4．硬件仿真
1）下载实验验证
（1）选择器件：
打开软件，选取窗口菜单Assign→Device，出现对话框，选择ACEX1K系列的EP1K100QC208-3。
（2）锁定引脚：
选取窗口菜单Assign→Pin/Location/Chip，出现对话框，在NodeName中分别键入引脚名称A、B、Ci、S、Co，在Pin中键入引脚编号103、104、111、113、114。
（3）编译：
选取窗口菜单File→Project→Save&
Compile，即可进行编译。
（4）烧写：
原理同实验一烧写过程。
2）实验结果
设定输入信号为键按下时输入“1”信号，此时信号灯亮；
否则输入“0”信号，信号灯灭。
按表6所示，分别按下SW1、SW2、SW3键，观察输出D5和D6的结果。
表6 功能验证表
非自复按钮
SW1
SW2
SW3
自复按钮
KP1
KP2
KP3
逻辑引脚
Pin
P103
P104
P111
P113
P114
LED
D1
D2
D3
D6
暗
实验四.
计数器的设计
数字系统经常需要对脉冲的个数进行计数，以实现数字测量、状态控制和数据运算等，计数器就是完成这一功能的逻辑器件。
计数器是数字系统的一种基本部件，是典型的时序电路。
计数器的应用十分广泛，常用于数/模转换、计时、频率测量等。
计数器按照工作原理和使用情况分可分为很多种类，如最基本的计数器、带清零端的（包括同步清零和异步清零）计数器、能并行预加载初始计数值的计数器、各种进制的计数器（如十二进制、六十进制）等。
基本计数器只能实现单一递增计数或递减计数功能，没有其他任何控制端。
下面以递增计数器为例介绍其设计方法。
递增计数器需要的基本引脚是：
时钟输入端：
clk；
计数输出端：
Q。
四、实验步骤
1、4位2进制计数器，附VHDL源程序：
（count1.vhd）
2．计数器软件仿真
图18 仿真波形结果
波形分析：
从仿真波形可以看出，每来一个时钟的上升沿，输出数据Q就累加一次，相当于对时钟进行计数，符合计数器的逻辑功能。
因此该VHDL设计能实现预期的计数器的有关逻辑功能。
3、译码电路VHDL源程序（decl7s.vhd）
还可以在同一工程下设计一个7段译码电路，用于将计数器结果在实验箱上显示出来
4、带译码显示的计数器原理图设计（block1.bdf）
一个设计项目中如果有多个设计文件，要对哪个设计文件进行编译，就必须把该文件设置成为顶层实体（如图，在该项目下选中待编译文件，点鼠标右键，选择”SetasTop-LevelEntity”
5．硬件验证
选择ACEX1K系列的EP1K100QC208-3。
（2）引脚锁定：
选取窗口菜单Assignments→AssignmentEditor，在出现的对话框中定义输入输出引脚名称。
其中，clk引脚编号为78（1HZ-1MHz可调时钟）;
led[0]….led[6]对应实验箱上第一个数码管的a,b,c,d,e,f，g，引脚编号为161、162、163、164、166、167、168，
（3）全程编译。
烧入烧写文件后，EDA实验箱即开始工作。
2）观察实验结果
将78脚时钟调设为1Hz，数码管显示0-9，A-F。
3）实验结果解释
CPLD/FPGA实验开发系统资源简介
一 系统概述
本实验箱，由主板和下载板组成，能够满足工科院校开设CPLD/FPGA课程的实验需要，同时也可用作CPLD/FPGA应用系统。
编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式，硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。
配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。
实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码管）。
16个数据开关，4个脉冲开关，数据开关和脉冲开关可配合使用，也可单独使用。
A/D转换器，采用双A/D转换，有常规的8位A/D转换器ADC0809，还可以配置位数较高，速度较快的12位A/D转换器MAX196。
D/A转换器，采用高速DA芯片0800。
通用小键盘，本实验箱提供16个微动开关（4X4），可方便的进行人机交互。
具有单片机扩展槽，由于实验箱上的所有资源（如数码管，数据开关，小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。
外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以与外围电路的联接。
下载板采用CPLD/FPGA芯片，具有芯片集成度高，内部资源丰富，用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。
CPLD/FPGA下载板上包含断电芯片功能保持功能，并带有COM1，COM2，COM3，COM4四个50脚的插针，使下载板易于与主板连接起来。
下载板上也可作为应用板使用。
本实验装置在PC机上还配有一个专用下载程序（THRCPLD），供用户下载程序。
当串行通信电缆分别与下载板和PC机相连后，通过此界面可以实现在MAX+PLUS/QuartusII下编写的电路（如图形，波形，AHDL语言，VHDL语言编写的电路）进行下载，写EEPROM和读EEPROM。
具有VGA接口，USB接口，PS/2接口，语音接口。
实验箱配有128×
64字符型液晶屏一块。
二 硬件结构及原理图
本实验箱由实验板和下载板两部分组成。
下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验，也可以单独做实际应用的应用板。
且具有模拟可编程下载板，VGA/PS2接口板，USB接口板，点阵显示板。
实验箱面板如下图：
实验箱面板图
实验箱的核心可编程装用集成电路ASIC选用美国Altera，ACE1X系列的EP1K100QC208-3芯片。
其封装图如下：
EP1K100QC208-3芯片
实验箱相关的硬件结构及原理图介绍如下：
1.时钟源
50MHz信号源
本实验箱CPLD/FPGA芯片由50MHz晶振提供振荡频率，接至P183管脚。
为了方便操作，还为系统提供了约1Hz-1MHz连续可调的时钟信号，接至CPLD/FPGA的P78脚，通过调节短路夹J1和J2来改变其输出频率值。
22.1184MHz的时钟信号接于CPLD/FPGA的80脚（P80）。
可调信号源
2.输入开关
本实验箱中有16个数据开关（SW1-SW16），4个脉冲开关（KP1-KP4）。
在通常状态下数据开关和脉冲开关为低电平。
数据开关和脉冲开关可配合使用，也可单独使用。
若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高电平脉冲；
在数据开关为高电平时，按下脉冲开关则产生一个低电平脉冲。
其中16个数据开关与CPLD/FPGA的管脚的连接情况依次为:
SW4
SW5
SW6
SW7
SW8
SW9
SW10
SW11
SW12
SW13
SW14
SW15
SW16
KP4
D4
D7
D8
D9
D10
D11
D12
D13
D14
D15
D16
P112
P115
P116
P119
P120
P121
P122
P125
P126
P127
P128
同时与数据开关和CPLD/FPGA相应引脚相连的还有16个LED发光二极管，可以作为输出使用。
在作为输出时，不论数据开关和脉冲开关为高还是低电平，均不影响其状态。
脉冲开关
脉冲开关（KP1-KP4）与CPLD/FPGA的管脚的连接情况依次为
P104
P103，P104，P111，P112与数据开关SW1-SW4复用CPLD/FPGA管脚。
脉冲开关经RS触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。
此电路适合作计数器，暂存器的脉冲输入。
3.数码管显示
本实验箱有10个数码管（SEG1-SEG10），采用共阴极8段LED显示。
其中SEG1-SEG2采用静态显示方式，SEG3-SEG10采用动态扫描显示方式。
数码管SEG1-SEG10与CPLD/FPGA的对应管脚接法如图:
数码管显示原理图
数码管SEG1-SEG10与CPLD/FPGA的
升级会员 