电路设计中CMOS电路文档格式.docx
《电路设计中CMOS电路文档格式.docx》由会员分享，可在线阅读，更多相关《电路设计中CMOS电路文档格式.docx（23页珍藏版）》请在冰豆网上搜索。
在应用中有时输入端需要接长的导线，而长输入线必然有较大的分布电容和分布电感，易形成LC振荡，特别当输入端一旦发生负电压，极易破坏CMOS中的保护二极管。
其保护办法为在输入端处接一个电阻，如图3所示，R＝VDD／1mA。
（3）输入端的静电防护。
虽然各种CMOS输入端有抗静电的保护措施，但仍需小心对待，在存储和运输中最好用金属容器或者导电材料包装，不要放在易产生静电高压的化工材料或化纤织物中。
组装、调试时，工具、仪表、工作台等均应良好接地。
要防止操作人员的静电干扰造成的损坏，如不宜穿尼龙、化纤衣服，手或工具在接触集成块前最好先接一下地。
对器件引线矫直弯曲或人工焊接时，使用的设备必须良好接地。
（4）输入信号的上升和下降时间不易过长，否则一方面容易造成虚假触发而导致器件失去正常功能，另一方面还会造成大的损耗。
对于74HC系列限于0．5us以内。
若不满足此要求，需用施密特触发器件进行输入整形，整形电路如图4所示。
（5）CMOS电路具有很高的输入阻抗，致使器件易受外界干扰、冲击和静电击穿，所以为了保护CMOS管的氧化层不被击穿，一般在其内部输入端接有二极管保护电路，如图5所示。
其中R约为1．5－2．5KΩ。
输入保护网络的引入使器件的输入阻抗有一定下降，但仍在108Ω以上。
这样也给电路的应用带来了一些限制：
（A）输入电路的过流保护。
CMOS电路输入端的保护二极管，其导通时电流容限一般为1mA在可能出现过大瞬态输入电流（超过10mA）时，应串接输入保护电阻。
例如，当输入端接的信号，其内阻很小、或引线很长、或输入电容较大时，在接通和关断电源时，就容易产生较大的瞬态输入电流，这时必须接输入保护电阻，若VDD＝10V，则取限流电阻为10KΩ即可。
（B）输入信号必须在VDD到VSS之间，以防二极管因正向偏置电流过大而烧坏。
因此在工作或测试时，必须按照先接通电源后加入信号，先撤除信号后关电源的顺序进行操作。
在安装，改变连接，拔插时，必须切断电源，以防元件受到极大的感应或冲击而损坏。
（C）由于保护电路吸收的瞬间能量有限，太大的瞬间信号和过高的静电电压将使保护电路失去作用。
所以焊接时电烙铁必须可靠接地，以防漏电击穿器件输入端，一般使用时，可断电后利用电烙铁的余热进行焊接，并先焊其接地管脚。
（D）要防止用大电阻串入VDD或VSS端，以免在电路开关期间由于电阻上的压降引起保护二极管瞬时导通而损坏器件。
4、CMOS的接口电路问题
（1）CMOS电路与运放连接。
当和运放连接时，若运放采用双电源，CMOS采用的是独立的另一组电源，即采用如图6所示电路，电路中，VD1、VD2为钳位保护二极管，使CMOS输入电压处在10V与地之间。
15KΩ的电阻既作为CMOS的限流电阻，又对二极管进行限流保护。
若运放使用单电源，且与CMOS使用的电源一样，则可直接相连。
（2）CMOS与TTL等其它电路的连接。
在电路中常遇到TTL电路和CMOS电路混合使用的情况，由于这些电路相互之间的电源电压和输入、输出电平及负载能力等参数不同，因此他们之间的连接必须通过电平转换或电流转换电路，使前级器件的输出的逻辑电平满足后级器件对输入电平的要求，并不得对器件造成损坏。
逻辑器件的接口电路主要应注意电平匹配和输出能力两个问题，并与器件的电源电压结合起来考虑。
下面分两种情况来说明：
（A）TTL到CMOS的连接。
用TTL电路去驱动CMOS电路时，由于CMOS电路是电压驱动器件，所需电流小，因此电流驱动能力不会有问题，主要是电压驱动能力问题，TTL电路输出高电平的最小值为2．4V，而CMOS电路的输入高电平一般高于3．5V，这就使二者的逻辑电平不能兼容。
为此可采用图7所示电路，在TTL的输出端与电源之间接一个电阻R（上拉电阻）可将TTL的电平提高到3．5V以上。
若采用的是OC门驱动，则可采用如图8所示电路。
其中R为其外接电阻。
R的取值一般在1－4．7KΩ。
（B）CMOS到TTL的连接。
CMOS电路输出逻辑电平与TTL电路的输入电平可以兼容，但CMOS电路的驱动电流较小，不能够直接驱动TTL电路。
为此可采用CMOS／TTL专用接口电路，如CMOS缓冲器CC4049等，经缓冲器之后的高电平输出电流能满足TTL电路的要求，低电平输出电流可达4mA。
实现CMOS电路与TTL电路的连接，如图9所示。
需说明的时，CMOS与TTL电路的接口电路形式多种多样，实用中应根据具体情况进行选择。
5、输出端的保护问题
（1）MOS器件输出端既不允许和电源短接，也不允许和地短接，否则输出级的MOS管就会因过流而损坏。
（2）在CMOS电路中除了三端输出器件外，不允许两个器件输出端并接，因为不同的器件参数不一致，有可能导致NMOS和PMOS器件同时导通，形成大电流。
但为了增加电路的驱动能力，允许把同一芯片上的同类电路并联使用。
（3）当CMOS电路输出端有较大的容性负载时，流过输出管的冲击电流较大，易造成电路失效。
为此，必须在输出端与负载电容间串联一限流电阻，将瞬态冲击电流限制在10mA以下。
单片机电路设计怎么布线路？
有那些技巧？
2005-11-321:
48
天籁凡音-助理二级
PCB布线
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：
自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。
一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。
并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1电源、地线的处理
既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：
（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：
地线＞电源线＞信号线，通常信号线宽为：
0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5mm
对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用（模拟电路的地不能这样使用）
（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
2数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。
因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。
数字地与模拟地有一点短接，请注意，只有一个连接点。
也有在PCB上不共地的，这由系统设计来决定。
3信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。
首先应考虑用电源层，其次才是地层。
因为最好是保留地层的完整性。
4大面积导体中连接腿的处理
在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：
①焊接需要大功率加热器。
②容易造成虚焊点。
所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heatshield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。
多层板的接电（地）层腿的处理相同。
5布线中网络系统的作用
在许多CAD系统中，布线是依据网络系统决定的。
网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。
而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。
网格过疏，通路太少对布通率的影响极大。
所以要有一个疏密合理的网格系统来支持布线的进行。
标准元器件两腿之间的距离为0.1英寸（2.54mm）,所以网格系统的基础一般就定为0.1英寸（2.54mm）或小于0.1英寸的整倍数，如：
0.05英寸、0.025英寸、0.02英寸等。
6设计规则检查（DRC）
布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：
（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？
在PCB中是否还有能让地线加宽的地方。
（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
（4）、模拟电路和数字电路部分，是否有各自独立的地线。
（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。
（6）对一些不理想的线形进行修改。
（7）、在PCB上是否加有工艺线？
阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。
第二篇PCB布局
在设计中，布局是一个重要的环节。
布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。
布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。
在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来,同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。
--考虑整体美观
一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。
在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。
--布局的检查
印制板尺寸是否与加工图纸尺寸相符？
能否符合PCB制造工艺要求？
有无定位标记？
元件在二维、三维空间上有无冲突？
元件布局是否疏密有序，排列整齐？
是否全部布完？
需经常更换的元件能否方便的更换？
插件板插入设备是否方便？
热敏元件与发热元件之间是否有适当的距离？
调整可调元件是否方便？
在需要散热的地方，装了散热器没有？
空气流是否通畅？
信号流程是否顺畅且互连最短？
插头、插座等与机械设计是否矛盾？
线路的干扰问题是否有所考虑？
第三篇高速PCB设计
（一）、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。
目前约50%的设计的时钟频率超过50MHz，将近20%的设计主频超过120MHz。
当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；
而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。
只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
（二）、什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1／3），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间，如上升或下降时间。
信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。
反之，反射信号将在信号改变状态之后到达驱动端。
如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
（三）、高速信号的确定
上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？
一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。
下图为信号上升时间和允许的布线长度（延时）的对应关系。
PCB板上每单位英寸的延时为0.167ns.。
但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。
通常高速逻辑器件的信号上升时间大约为0.2ns。
如果板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr为信号上升时间，Tpd为信号线传播延时。
如果Tr≥4Tpd，信号落在安全区域。
如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。
如果Tr≤2Tpd，信号落在问题区域。
对于落在不确定区域及问题区域的信号，应该使用高速布线方法。
（四）、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。
串联电阻的典型值0.25-0.55ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。
将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。
线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。
如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。
随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。
这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。
（五）、传输线效应
基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。
•反射信号Reflectedsignals
•延时和时序错误Delay&
Timingerrors
•多次跨越逻辑电平门限错误FalseSwitching
•过冲与下冲Overshoot/Undershoot
•串扰InducedNoise（orcrosstalk）
•电磁辐射EMIradiation
5.1反射信号
如果一根走线没有被正确终结（终端匹配），那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。
当失真变形非常显著时可导致多种错误，引起设计失败。
同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。
如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
反射信号产生的主要原因：
过长的走线；
未被匹配终结的传输线，过量电容或电感以及阻抗失配。
5.2延时和时序错误
信号延时和时序错误表现为：
信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。
过多的信号延时可能导致时序错误和器件功能的混乱。
通常在有多个接收端时会出现问题。
电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。
信号延时产生的原因：
驱动过载，走线过长。
5.3多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。
多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。
反射信号产生的原因：
过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。
5.4过冲与下冲
过冲与下冲来源于走线过长或者信号变化太快两方面的原因。
虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。
5.5串扰
串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
信号线距离地线越近，线间距越大，产生的串扰信号越小。
异步信号和时钟信号更容易产生串扰。
因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。
5.6电磁辐射
EMI（Electro-MagneticInterference）即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。
EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。
它产生的主要原因是电路工作频率太高以及布局布线不合理。
目前已有进行EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。
最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。
（六）、避免传输线效应的方法
针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。
6.1严格控制关键网线的走线长度
如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。
现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。
解决这个问题有一些基本原则：
如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。
工作频率在50MHz布线长度应不大于1.5英寸。
如果工作频率达到或超过75MHz布线长度应在1英寸。
对于GaAs芯片最大的布线长度应为0.3英寸。
如果超过这个标准，就存在传输线的问题。
6.2合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。
走线的拓扑结构是指一根网线的布线顺序及布线结构。
当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。
通常情形下，PCB走线采用两种基本拓扑结构，即菊花链（DaisyChain）布线和星形（Star）分布。
对于菊花链布线，布线从驱动端开始，依次到达各接收端。
如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。
在控制走线的高次谐波干扰方面，菊花链走线效果最好。
但这种走线方式布通率最低，不容易100%布通。
实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：
StubDelay<
=Trt*0.1.
例如，高速TTL电路中的分支端长度应小于1.5英寸。
这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。
但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。
采用自动布线器是完成星型布线的最好的方法。
每条分支上都需要终端电阻。
终端电阻的阻值应和连线的特征阻抗相匹配。
这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。
第一种选择是RC匹配终端。
RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。
这种方式最适合于对时钟线信号进行匹配处理。
其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。
这种方式用于时间延迟影响不大的总线驱动电路。
串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。
其优点是不会拉低信号，并且可以很好的避免噪声。
典型的用于TTL输入信号（ACT,HCT,FAST）。
此外，对于终端匹配电阻的封装型式和安
升级会员 