全国大学生电子设计大赛F题数字频率设计报告.docx

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全国大学生电子设计大赛F题数字频率设计报告

2015年全国大学生电子设计大赛F题-数字频率设计报告

2015年全国大学生电子设计竞赛

数字频率计（F题）

【本科组】

2015年8月15日

摘要

频率计是数字电路中的一个典型应用，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，频率测量在科技研究和实际应用中的作用日益重要。

该系统由信号输入电路、数据处理电路和显示电路构成，可实现数字频率计的测频率、周期、占空比、脉宽等各项功能。

以FPGA为核心处理数据最更大程度地提高了精度。

经过综合测评，发现该系统具有高分辨率、输入频率量程宽、测量精度高和输出稳定等特点。

关键词：

FPGA频率计高精度等精度高带宽

Abstract

Frequencymeterisatypicalapplicationofdigitalcircuit,computer,communicationsequipment,audio,video,andotherareasofthescientificresearchproductionindispensablemeasuringinstrument,theroleoffrequencymeasurementinscienceandtechnologyresearchandpracticalapplicationisincreasinglyimportant.Thesystemconsistsofsignalinputcircuit,dataprocessingcircuitanddisplaycircuit,whichcanrealizethedigitalfrequencymetermeasuringfrequency,cycle,pulserate,pulsewidthandsoonvariousfunctions.TheFPGAasthecoreprocessingimprovestheaccuracyofdataisthegreater.Throughthecomprehensiveevaluation,foundthatthesystemhashighresolution,wideinputfrequencyrange,highmeasurementaccuracyandstableoutput.

Keywords:

FPGA、Frequencymeter、Highprecision、equalprecision、Highbandwidth

第一章设计任务与要求

1.1设计任务

设计并制作一台闸门时间为1s的数字频率计。

1.2设计要求

1.2.1基本要求

（1）频率和周期测量功能

a．被测信号为正弦波，频率范围为1Hz～10MHz；

b．被测信号有效值电压范围为50mV～1V；

c．测量相对误差的绝对值不大于10-4。

（2）时间间隔测量功能

a．被测信号为方波，频率范围为100Hz～1MHz；

b．被测信号峰峰值电压范围为50mV～1V；

c．被测时间间隔的范围为0.1μs～100ms；

d．测量相对误差的绝对值不大于10-2。

（3）测量数据刷新时间不大于2s，测量结果稳定，并能自动显示单位。

1.2.2发挥部分

（1）频率和周期测量的正弦信号频率范围为1Hz～100MHz，其他要求同基本要求

（1）和（3）。

（2）频率和周期测量时被测正弦信号的最小有效值电压为10mV，其他要求同基本要求

（1）和（3）。

（3）增加脉冲信号占空比的测量功能，要求：

a．被测信号为矩形波，频率范围为1Hz～5MHz；

b．被测信号峰峰值电压范围为50mV～1V；

c．被测脉冲信号占空比的范围为10%～90%；

d．显示的分辨率为0.1%，测量相对误差的绝对值不大于10-2。

（4）其他（例如，进一步降低被测信号电压的幅度等）。

第二章方案讨论与选择

2.1方案设计

2.1.1方案一

本方案以单片机为核心，实现波形数据的分析与显示。

先将被测信号进行整形放大，把被测的正弦波整形为矩形波。

然后经过分频电路之后，再利用单片机的计数器和定时器的功能对被测信号进行计数。

编写相应的程序可以使单片机自动调节测量的量程，并把测出的频率数据送到显示电路显示。

该方案虽然程序编写较为简单但是整体上模块渐多。

流程框图如下。

2.1.2方案二

采用基于FPGA的SOPC（可编辑片上系统）技术，实现波形数据的分析与显示。

在前置放大整形模块对信号进行放大整形之后输入到FPGA主控板之中，由FPGA主控板实现数据处理和数据输出的功能。

稳压电源模块为两个放大整形模块和FPGA主控板供电。

基于SOPC的特点，这种方法除了放大整形模块外，可以把其余部全部集合在一片FPGA主控板上，使整体的体积大大减少的同时还提高了稳定性，测频精度高，测频范围大，调试方便。

流程框图如下。

2.2方案选择

经过综合考虑，方案二相对于方案一来说，程序编写灵活度高，整体结构简洁，相对容易达到设计要求，且精度高，调试方便，所以我们选择了方案二。

第三章理论分析与计算

3.1总体分析

数字频率计由以下几个模块构成：

（1）输入模块：

对输入信号的波形进行整形放大，以适合于计数器的工作。

（2）计数器：

累计输入脉冲的个数，并将结果用十进制数字显示。

（3）时间基准：

对晶体振荡器产生的标准频率经过分频和倍频，产生闸门时间和标准信号。

（4）锁存器：

锁存信号以便做后续操作。

（5）处理与分析模块：

对整形之后的数据进行控制和分析。

（6）显示模块：

输出显示被测信号的数据。

3.2各项被测参数

3.2.1等精度测量的原理：

等精度测量的一个最大的特点是测量的实际门控时间不是一个固定值，而是一个与被测信号有关的值，且是被测信号的整数倍，即与被测信号同步。

因此，避免了对被测信号计数所产生±1个字误差，并且达到了在整个测试频段的等精度测量。

在计数允许的时间内，同时对标准信号和被测信号进行技术，再通过数学公式推导出被测信号的频率。

3.2.2等精度测量的实现

我们以被测信号的上升沿作为开启闸门和关闭闸门的驱动信号，只有在被测信号的上升沿才将预置闸门的状态锁存，因此在实际闸门Tx内被测信号的个数就能保证整数个周期，这样就避免被测信号的±1的误差，但会产生高频的标准频率信号的±1周期误差，由于标准频率f0的频率远高于被测信号，因此它产生的±1周期误差对测量精度的影响有限，可以大大提高测量精度。

预置闸门信号是由FPGA的定时模块产生,这里选择预置闸门信号的时间长度为1s。

测量时，由FPGA的定时模块产生预置闸门信号，启动FPGA内的2个计数器，分别对被测信号和基准信号计数。

首先给出闸门开启信号（预置闸门上升沿） ,此时计数器并不会马上开始计数, 而是等到被测信号的上升沿到来时, 计数器才真正开始计数。

然后预置闸门关闭信号（下降沿） 到来时,计数器并不立即停止计数,而是等到被测信号的上升沿到来时才结束计数,完成1 次测量过程。

（1）频率的计算：

若在一次实际闸门时间Tx中,标准信号与被测信号的脉冲个数分别记为N0和Nx,则

其中f0为标准信号的频率。

（2）周期的计算：

用1/T代替上式中的f即可得到周期计算公式（T0是标准频率的周期）：

（3）占空比的计算：

因为占空比即被测信号正脉冲的持续时间T1与脉冲总周期TX的比值，所以可以设一个周期内的正脉冲的时间为T1，则我们所求的占空比计算公式为：

。

（4）时间间隔测量：

当第一个脉冲上升沿到来时开始计数，第二个上升沿到来时计数停止，时间差为t，间隔时间为t/T0

3.2.3等精度数字频率计误差分析

若被测频率为fx，设其真实值为ft，在一次测量中，计数的起停是由被测频率的上升沿决定的，因此在T时间内对被测信号的脉冲个数Nx的计数是无误差的，而在此时间内对标准信号脉冲个数N0的计数与Nx的值最多相差一个脉冲，即ΔN<=1，则可得到：

。

又因为，所以可得：

。

又因为ΔN<=1，所以，而。

因此可得出结论就是标准频率越大，误差越小。

3.3宽带通道放大器分析

题目要求所需的宽带为1Hz~100MHz，因此我们选用增益带宽积较大的三极管对输入信号的电压进行放大，同时为了减少对上一级电路的影响，尽量增大输入阻抗。

3.4提高仪器灵敏度的措施

（1）输入电路的输出采用高速PNP开关管--2N5771，其可以输出最小周期为15ns的脉冲。

（2）采用了ALTERA公司CYCLONEⅣ系列的FPGA，并行执行程序，且具有90ns的读写速度，保证了数据的及时处理与反馈。

（3）FPGA的程序采用速度优化，最大程度减少了运算时间。

第四章硬件电路与程序设计

4.1硬件电路

系统硬件结构图如下：

4.1.1前置信号输入电路

高低频切换该电路的功能通过继电器来实现，100KHZ作为临界值，当输入频率小于100KHZ时，继电器不工作，否则工作，可以提高高频率的精度值，如图1。

带通限制与保护电路该电路可将频率带通限制在1HZ-100MHZ之间。

同时增加了幅度保护电路，当三极管基级电压大0.7V时，三极管导通接地，保护电路，如图2。

放大电路将电压信号放大，通过滑动变阻器还可以选择最佳线性放大工作点，获得最大的频率宽度，如图3。

波形转换电路通过MC10H116FNG将上级输入的压差逐步放大到约0.8V来控制输出电路的三极管导通与截止，如图4。

输出电路通过0.8V的压降差控制两个三极管的通断输出高低电平，将ECL电平转换为TTL电平，供FPGA处理数据时识别。

4.1.2主控FPGA

主控FPGA主芯片采用ALTERA公司CYCLONEⅣ系列的EP4CE6F17C8N。

采用并行FLASH芯片AM29LV320B容量4MBYTE90NS读写速度；采用128MBIT高速SDRAM,K4S281632K大储存容量；采用大容量配置芯片EPCS16；系统时钟为50M。

4.1.3显示模块

用TTL液晶显示，可以清晰显示所测数据。

4.1.4电源模块

选用一般的稳压电路方案，采用LM7805将输入电压转化为相对稳定的5V的电压。

经过测试发现纹波较小，符合我们设计的要求。

4.2程序设计

4.2.1FPGA处理数据程序框图

第五章测试方案与结果

5.1测试方案与测试结果

5.1.1测试方案

测试仪器：

信号发生器：

安捷伦33522、AFG3101

示波器:

安捷伦DSO-X-2022A

万用表：

安捷伦34401A

5.1.2测试结果

频率测试数据：

正弦波

输入频率

通道A测试结果

通道B测试结果

输入频率

通道A测试结果

通道B测试结果

1Hz

1.0471Hz

1.0010Hz

5Hz

4.9479Hz

4.9047Hz

100Hz

99.9498Hz

99.9758Hz

555Hz

555.1104Hz

554.8095Hz

1Khz

1.0180Khz

1.0570Khz

10khz

10.2127khz

9.9873khz

78.8KHz

78.0673KHz

78.0246KHz

100Khz

99.8