八路抢答器EDA课程设计Word文档下载推荐.docx
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6.1.2抢答成功扬声器发声程序：
21
6.1.3数码管显示管22
6.2编译管脚设置24
6.3仿真24
个人心得26
参考文献27
第一章课程设计题目及设计目的
1.1课程设计题目
八路抢答器的设计
1.2课程设计目的
1、通过课程设计使学生能熟练掌握一种EDA软件（MAX+plus2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。
2、通过课程设计使学生能利用EDA软件（MAX+plus2）进行至少一个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL硬件描述语言输入法。
3、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。
第二章课程设计题目描述及具体要求
抢答器接通电源后，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯。
抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：
（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；
（2）扬声器发出短暂声响，提醒主持人注意；
（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；
（4）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。
本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。
设计框图
锁存器
显示
电路
译码
抢答按钮
优先编
码电路
报警电路
控制电路
主持人
控制开关
主电路
显示电路
译码电路
计分电路
预制
扩展功能电路
加分减分
抢答器总体框图
由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。
扩展电路完成各选手的得分显示功能。
2.1抢答器的工作流程
抢答器的工作流程
抢答器的工作流程如图3.1所示：
主持人按键、LED灯亮，选手开始抢答，某位选手按键抢答，LED灯灭，数码显示管显示选手号码，抢答结束后由主持人按下复位键，下一轮抢答开始。
其中抢答器的基本工作原理:
在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，其他选手抢答无效，在整个抢答器工作过程中，显示电路等还要根据现场的实际情况向外电路输出最优先的信号，数码显示管显示出抢答成功选手的号码。
2.2抢答器的硬件框图
抢答器是由锁存器、编码器、数码显示器、led灯显示器所组成的，其中逻辑设计结构如图3.2所示，八路抢答器系统的功能组成，主要由锁存模块、编码模块、数码显示模块、LED灯提示模块等四个模块组成。
八路抢答器的主要系统由EPM240T100C5N来控制，主要是烧写程序到EPM240T100C5N中来说实现上述四个模块的功能。
另外，硬件结构即物理结构如图3.3所示，其中主要八路抢答器的系统EPM240T100C5N0控制，其他的按键模块、LED灯提示、LED数码显示模块均为辅助模块通过电子硬件电路实现。
系统结构框图
系统的硬件框图
2.3抢答器的外围电路
2.3.1电源部分
EPM240芯片的工作电压是3.3V,为了得到稳定的3.3V,用IN4007,7805,LM1117芯片来将外部电源9V稳定为3.3V，其电路设计如图3.4所示:
电源部分的设计图
2.3.2晶振部分
本设计采用的是CPLD芯片EPM240T100C5N，外部晶振为12MHz，用4060芯片将频率分为2MHZ，其电路设计如图3.5所示:
晶振设计电路图
2.4译管脚设置
程序输入完成后然后选择用于编程的目标芯片:
选择菜单“Assign”→“Device”，窗口中的DeviceFamily是器件序列栏，先在此栏中选择MAX7000S。
然后选择EPM240T100C5N器件，按OK，就可以进行编译了，经“MAX+PLUSEII”中的“Compiler”菜单编译，以验证设计结果是否符合要求，如果有问题，则返回原设计文件再次进行修改，直到正确为止。
图3.5EPM240T100C5N
编译无误后经“MAX+PLUSEII”中的“FLOORPLANEDITOR”菜单，进行输入、输出管脚设置，将元件端口放置到EPM240T100C5N芯片适当的I/O口，并用手工调整按图所示设置。
第三章设计思路与系统结构
3.1八路抢答器控制系统的设计思路与功能
抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[a1]～[a8]。
设置一个系统清除和抢答控制开关Reset,该开关由主持人控制。
抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，扬声器发出声响提示，数码显示选手号码。
其他人再按键，系统进行了优先锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为止，下一次抢答开始。
扩展功能：
该电路具有犯规报警功能。
当主持人未按下开关开始抢答前，参赛选手若按下开关，则抢答系统发出蜂鸣声报警并显示犯规组别。
3.2抢答器的工作原理简介
如图2-1所示为抢答器的结构框图，它由主体电路和扩展电路两部分组成。
主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。
扩展电路完成检测数码管工作情况。
其工作原理为：
接通电源后，主持人将开关拨到"
清除"
状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；
主持人将开关置于"
开始"
状态，宣布"
抢答器工作。
定时器倒计时，扬声器给出声响提示。
选手在定时时间内抢答时，抢答器完成：
优先判断、编号锁存、编号显示、扬声器提示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作"
和"
状态开关。
3.3抢答器的工作流程
抢答器的基本工作原理:
在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，同时内部的定时器开始工作，记录有关时间并产生超时信号。
在整个抢答器工作过程中，显示电路、语音电路等还要根据现场的实际情况向外电路输出相应信号。
抢答器的工作流程分为、系统复位、正常流程、犯规流程等几部分，如图2-2所示。
第四章系统的软件设计
4.1QuartusⅡ开发平台
QuartusII是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。
QuartusII可以产生并识别EDIF网表文件、VHDL网表文件，为其他EDA工具提供了方便的接口；
可以在QuartusII集成环境中自动运行其他EDA工具。
QuartusII软件的开发流程可概括为以下几步：
设计输入、设计编译、设计时序分析、设计仿真和器件编程，具有FPGA和CPLD芯片设计的所有阶段的解决方案。
[6]
1.设计输入QuartusII软件在File菜单中提供“NewProjectWizard”向导，引导设计者完成项目的创建。
当设计者需要向项目中添加新的VHDL文件时，可以通过“New”选项选择添加。
2.设计编译QuartusII编译器完成的功能有：
检查设计错误、对逻辑进行综合、提取定时信息、在指定的Altera系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。
3.设计定时分析单击Project菜单下的“TimingSettings”选项，可以方便地完成时间参数的设定。
QuartusII软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的TimingAnalyses文件夹中显示。
4.设计仿真QuartusII软件允许设计者使用基于文本的向量文件（.vec）作为仿真器的激励，也可以在QuartusII软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。
5.器件编程设计者可以将配置数据通过MasterBlaster或ByteBlasterMV通信电缆下载到器件当中，通过被动串行（PassiveSerial）配置模式或JTAG模式对器件进行配置编程，还可以在JTAG模式下给多个器件进行编程。
[7]
4.2自顶向下设计方法
本设计采用自顶向下的设计方法来完成抢答器系统。
所谓自顶向下的设计方法，是指在设计过程中，从数字系统的最高层次出发，进行仿真验证，再将系统划分成各个子模块。
然后再对各个子模块进行仿真验证，合格之后经EDA开发平台由计算机自动综合成门级电路，进行门级仿真验证。
自顶向下的方法强调在每个层次进行仿真验证，以保证系统性能指标的实现，以便于在早期发现和纠正设计中出现的错误。
[8]
自顶向下设计方法有一些突出的优点：
1.适应于复杂和大规模的数字系统的开发，便于层次式、结构化的设计思想。
2.各个子系统可以同时并发，缩短设计周期。
3.对于设计的系统进行层层分解，且在每一层次进行仿真验证，设计错误可以在早期发现，提高了设计的正确性。
4.逻辑综合之前的设计工作与具体的实现工艺、器件等无关，因此，设计的可移植性良好。
第五章设计所用芯片介绍
5.1芯片EPM240T100C5N简介
MAXII器件系列简介Altera公司最新的MAXII系列，有史以来成本最低的CPLD，结合了FPGA和CPLD的优点，充分利用了4输入LUT体系结构的性能和密度优势，并且具有性价比较高的非易失性特性。
用户可以利用MAXIICPLD将大量控制逻辑集成在单个器件中，从而降低了系统成本。
[3]
MAXII器件系列是一种非易失性、即用性可编程逻辑系列，它采用了一种突破性的新型CPLD架构。
这种新型架构的成本是原先MAXII器件的一半，功耗是其十分之一，密度是其四倍，性能却是其两倍。
这些超级性能是在提供了所有MAX系列CPLD先进特性的架构的基础上，根据Altera专家们的意见而重新采用基于查找表的架构而得到的。
这种基于查找表的架构在最小的I/O焊盘约束的空间内提供了最多的逻辑容量。
因此，MAXIICPLD是所有CPLD系列产品中成本最低、功耗最小和密度最高的器件。
基于成本优化的0.18微米6层金属Flash工艺，MAXII器件系列具有CPLD所有的优点，例如非易失性、即用性、易用性和快速传输延时性。
以满足通用性，低密度逻辑应用为目标，MAXII器件成为接口桥接、I/O扩展、器件配置和上电顺序等应用最理想的解决方案。
除这些典型的CPLD应用之外，MAXII器件还能满足大量从前在FPGA、ASSP和标准逻辑器件中实现的低密度可编程逻辑需求。
MAXII器件提供的密度范围从240到2210个逻辑单元（LE），最多达272个用户I/O管脚。
[4]
主芯片采用ALTERAMAXII系列的EPM240T100C5N（相当于8650门CPLD，容量是以前的EPM7128的两倍，并且可以烧写至少10万次以上）。
MAXIICPLD体系结构，在所有CPLD系列中单位I/O成本最低，功耗最低。
MAXII运用了低功耗的工艺技术，和前一代MAX器件相比，成本降低了一半，功率降至十分之一，容量增加了四倍，性能增加了两倍。
标准JTAG下载口，防反插设计。
可接ByteBlasterII和USB-Blaster下载电缆。
开发板上提供的有源晶振频率为50MHz。
电源部分采用外接电源和USB供电两种形式，并有电源控制开关。
8个贴片LED灯，可显示一个字节的数据状态。
4位一体7段数码管，8位拨码开关，1602字符液晶接口，8×
8LED点阵，蜂鸣器，3×
4矩阵键盘，一组模拟交通灯，复位按键，PS/2接口，1RS232串口，两组预留接口（U11/U12），I/O引出扩展口（提供给用户自定义各类功能）。
EPM240T100C5N的芯片参数：
宏单元数:
192，输入/输出线数:
80，传播延迟时间:
5.9ns，整体时钟设定时间:
2.7ns，频率:
201.1MHz，电源电压范围:
2.375Vto2.625V,3Vto3.6V，工作温度范围:
0°
Cto+85°
C，针脚数:
100，封装类型:
TQFP，工作温度最低:
C，工作温度最高:
85°
C，逻辑芯片功能:
CPLD,逻辑芯片基本号:
EPM240T，可编程逻辑类型:
CPLD，输入/输出接口标准:
LVTTL,LVCMOS,PCI。
5.274HC04N芯片介绍
74HC04N是六反相器,高速CMOS器件，低功耗肖特基的TTL（LSTTL）电路，74HC04的外形和管脚排列，A是输入端，Y是输出端，1A对应1Y、2A对应2Y……，依此类推。
使用时把输入信号送到A，相应的输出端Y就会输出反相的电压信号。
74HC04是CMOS六反向器数字IC。
双列直插14脚。
其突出优点是可在2~6V电压下工作，并且很适合在低压下工作，不象4000系列CMOS电路。
虽可用于3~15V电源，但在5V以下的输出能力已大为减弱。
这次我以2.3V为电源，试验74HC04，电路如图。
当开关按下后，输出电平为H，电压达2V（输出电流2mA）。
说明74HC04的输出能力远超过4000电路。
经过约100s后输出由H变为L，为0V。
说明74HC04电路同样也具备4000的高输入阻抗。
极其适合CMOS电路应用。
为了验证74HC04的耗电量，我将6个反相器的输入端全部接GND或Vcc，结果此时用100uA表已测不出耗电，说明耗电<
=0.2uA。
只有当I.C输出一定电流时她的耗电才相应加大。
从这次试验说明74HC系列I.C是4000系列的改进型替代产品，性能远超4000系列。
除具4000的基本特色以外还有可低压工作，输出能力强和高频特性好（可工作至43MHZ）的特点。
价格上74HC04并不贵，与4000差不多。
[5]
5.3CD4060芯片介绍
CD4060芯片为14进制二进制串行计数器/分频器，它由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或者是晶振电路，CR为高电平时，计数器清零且振荡器使用无效，所有的计数器位均为主从触发器，在CP1和CP0的下降沿计数器以二进制进行计数。
在时钟脉冲线上使用斯密特触发器对时钟的上升和下降时间无限制。
引出端功能符号:
CP1：
时钟输入端；
CP0：
时钟输出端；
Q4-Q10\Q11-Q14：
计数器输出端；
/Q14：
第14级计数器反相输出端；
VDD：
正电源；
VSS：
地。
第六章基于VHDL的实体设计
MAX+plusⅡ是美国ALTERA公司提供的FPGA／CPLD开发集成环境，该公司是世界最大的可编程逻辑器件供应商之一。
MAX+plusⅡ界面友好，使用便捷，被誉为业界最容易的EDA软件。
下面详细论述使用MAX+plusⅡ软件设计8路抢答器控制系统的过程。
本设计采用用Altera公司MAX7000S系列的EPM7128SLC84-15来实现。
（校EDA实验室EDA-V实验箱中所用CPLD芯片）。
6.1程序设计
一编码程序：
LIBRARYieee;
USEieee.std_logic_1164.ALL;
ENTITYchangeIS
PORT（q1,q2,q3,q4,q5,q6,q7,q8:
INSTD_LOGIC;
clr:
m:
OUTSTD_LOGIC_vector（3downto0）;
en:
OUTSTD_LOGIC）;
ENDchange;
ARCHITECTUREaOFchangeIS
BEGIN
process（q1,q2,q3,q4,q5,q6,q7,q8,clr）
variabletemp:
STD_LOGIC_vector（7downto0）;
begin
temp:
=q1&
q2&
q3&
q4&
q5&
q6&
q7&
q8;
casetempis
when"
01111111"
=>
m<
="
0001"
;
10111111"
0010"
11011111"
0011"
11101111"
0100"
11110111"
0101"
11111011"
0110"
11111101"
0111"
11111110"
1000"
whenothers=>
1111"
endcase;
en<
=temp（7）ANDtemp（6）ANDtemp（5）ANDtemp（4）ANDtemp（3）ANDtemp
（2）ANDtemp
（1）ANDtemp（0）ANDclr;
endprocess;
ENDa;
USEieee.std_logic_unsigned.ALL;
ENTITYlockIS
PORT（s1:
s2:
s3:
s4:
s5:
s6:
s7:
s8:
clr:
q1,q2,q3,q4,q5,q6,q7,q8:
ENDlock;
ARCHITECTUREaOFlockIS
BEGIN
process（s1,s2,s3,s4,s5,s6,s7,s8,clr）
if（clr='
0'
）then
q1<
='
1'
q2<
q3<
q4<
q5<
q6<
q7<
q8<
else
=s1;
=s2;
=s3;
=s4;
=s5;
=s6;
=s7;
=s8;
endif;
ENTITYcntIS
PORT（clk,en:
inSTD_LOGIC;
sound1:
outSTD_LOGIC）;
ENDcnt;
ARCHITECTUREaOFcntIS
process（en,clk）
if（clk'
eventandclk='
if（en='
sound1<
else
endif;
6.1.3数码管显示管
ENTITYdisplayIS
PORT（m:
INSTD_LOGIC_VECTOR（3downto0）;
BCD:
outSTD_LOGIC_VECTOR（7downto0））;
ENDdisplay;
ARCHITECTUREaOFdisplayIS
PROCESS（m）
CASEmIS
WHEN"
0000"
=>
BCD<
00111111"
00000110"
01011011"
01001111"
01100110"
01101101"
01111101"
00000111"
1001"
01101111"
WHENOTHERS=>
00000000"
ENDCASE;
ENDPROCESS;
6.2编译管脚设置
选择菜单“Assign”→“Device”,窗口中的DeviceFamily是器件序列栏,先在此栏中选择MAX7000S。
然后选择EMP7128SLC84-15器件,按OK,就可以进行编译了,经“MAX+PLUSEII”中的“Compiler”菜单编译,以验证设计结果是否符合要求,如果有问题,则返回原设计文件再次进行修改,直到正确为止。
编译无误后经“MAX+PLUSEII”中的“FLOORPLANEDITOR”菜单,进行输入、输出管脚设置,将元件端口放置到EPM7128SLC84-15芯片适当的I/O口,并用手工调整按图十三所示设置。
6.3仿真
编译成功后进行仿真。
首先建立波形文件。
波形文件建好并存盘后。
选择菜单“Max+plusII”→“simulator”,启动仿真操作,结束后观察仿真波形（图十四所示）。
从仿真波形看,符合设计要求。
图十四顶层仿
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