第二章MOS器件与工艺基础Word格式.docx

第二章MOS器件与工艺基础Word格式.docx

《第二章MOS器件与工艺基础Word格式.docx》由会员分享，可在线阅读，更多相关《第二章MOS器件与工艺基础Word格式.docx（28页珍藏版）》请在冰豆网上搜索。

表面的电子电荷与耗尽层中的固定负电荷，如果不考虑二氧化硅层中的电荷影响，这两部分负电荷的数量之和等于栅上的正电荷的数量。

当电子积累达到一定的水平时，表面处的半导体中的多数载流子变成了电子，即相对于原来的P型半导体，具有了N型半导体的导电性质，这种情况称为表面反型。

根据晶体管理论，当NMOS晶体管表面达到强反型时所对应的VGS值，称为NMOS晶体管的阈值电压VTN。

这时，器件的结构发生了变化，自左向右，从原先的N-P-N结构，变成了N-N-N结构，表面反型的区域被称为沟道区。

在VDS的作用下，N型源区的电子经过沟道区到达漏区，形成由漏流向源的源漏电流。

显然，VGS的数值越大，表面处的电子密度越大，相对的沟道电阻越小，在同样的VDS的作用下，源漏电流越大。

当VDS的值很小时，沟道区近似为一个线性电阻，此时的器件工作区称为线性区，其电流-电压特性如图2.3所示。

图2.2NMOS处于导通时的状态图2.3线性区的I-V特性

当VGS大于VTN且一定时，随着VDS的增加，NMOS的沟道区的形状将逐渐的发生变化。

在VDS较小时，沟道区基本上是一个平行于表面的矩形，当VDS增大后，都相对于源端的电压VGS和VDS在漏端的差值逐渐减小，并且因此导致漏端的沟道区变薄，当达到VDS=VGS-VTN时，在漏端形成了VDS-VGS=VTN的临界状态，这一点被称为沟道夹断点，器件的沟道区变成了楔形，最薄的点位于漏端，而源端仍维持原先的沟道厚度。

器件处于VDS=VGS-VTN的工作点被称为临界饱和点。

其状态如图2.4所示，这时的NMOS晶体管的电流-电压特性发生弯曲，不再保持线性关系，如图2.5所示。

在临界饱和点之前的工作区域称为非饱和区，显然，线性区是非饱和区中VDS很小时的一段。

继续在一定的VGS条件下增加VDS，（VDS>

VGS-VTN），在漏端的导电沟道消

层，不考虑二氧化硅中存在的电荷的影响，衬底中感应的正电荷数量就等于PMOS栅上的负电荷的数量。

当达到强反型时，在相对于源端为负的源漏电压的作用下，源端的正电荷空穴经过导通的P型沟道到达漏端，形成从源到漏的源漏电流。

同样的，VGS越负（绝对值越大）沟道的导通电阻越小，电流的数值越大。

与NMOS一样，导通的PMOS的工作区域也分为线性区，临界饱和点和饱和区。

当然，不论NMOS还是PMOS，当未形成反型沟道时，都处于截止区，其电压条件是VGS〈VTN（NMOS），VGS〉VTP（PMOS），值得注意的是，PMOS的VGS和VTP都是负值。

PMOS的电流-电压特性曲线如图2.8所示。

以上的讨论，都有一个前提条件，即只有当施加在栅上的电压绝对值大于器件的阈值电压的绝对值时，器件才开始导通，在源漏电压的作用下，才能形成源漏电流，以这种方式工作的MOS器件被称为增强型MOS晶体管。

所以，上面介绍的是增强型NMOS晶体管和增强型PMOS晶体管。

除了增强型MOS器件外，还有一类MOS器件，他们在没有栅上的电压作用时（VGS=0），在衬底上就已经形成了反型沟图2.8PMOS的电流-电压特性道，在VDS的作用下，就形成源漏电流。

这

样的MOS器件被称为耗尽型MOS晶体管。

耗尽型MOS晶体管也分为耗尽型NMOS晶体管和耗尽型PMOS晶体管。

对于耗尽型器件，由于VGS=0时就存在导电沟道，因此，要关闭沟道将施加相对于增强型MOS晶体管的反极性电压。

对耗尽型NMOS晶体管，由于在器件的表面已经积累了较多的电子，因此，必须在栅极上施加负电压，才能将表面的电子“赶走”。

对耗尽型PMOS晶体管，由于在器件的表面已经存在积累的正电荷空穴，因此，必须在栅极上施加正电压，才能使表面导电沟道消失。

使耗尽型器件的表面沟道消失所必须施加的电压，称为夹断电压Vp，显然，NMOS的夹断电压VpN〈0，PMOS的夹断电压Vpp〉0。

耗尽型器件的初始导电沟道的形成主要来自两个方面：

栅与衬底之间的介质二氧化硅中含有的固定电荷的感应；

通过工艺的方法在器件衬底的表面形成一层反型材料。

显然，前者较后者具有不确定性，二氧化硅中的固定正电荷是在二氧化硅形成工艺中或后期加工中引入的，通常是不希望存在的。

后者是为了获得耗尽型MOS晶体管而专门进行的工艺加工，具有可控性。

综上所述，MOS晶体管具有四种基本类型：

增强型NMOS晶体管，耗尽型NMOS晶体管，增强型PMOS晶体管，耗尽型PMOS晶体管。

在实际的应用中，对数字逻辑电路，较多的使用增强型器件，在模拟集成电路中，增强型和耗尽型MOS器件都有广泛的应用。

这四种MOS晶体管的表示符号如图2.9所示。

图2.9MOS晶体管的表示符号

2.1.2MOS晶体管的阈值电压VT

阈值电压VT是MOS晶体管的一个重要的电参数，也是在制造工艺中的重要控制参数。

VT的大小以及一致性对电路甚至集成系统的性能具有决定性的影响。

哪些因素将对MOS晶体管的阈值电压的数值产生影响呢？

从前面的分析可知，要在衬底的上表面产生反型层，必须施加能够将表面耗尽并且形成衬底少数载流子的积累的栅源电压，这个电压的大小与衬底的掺杂浓度有直接的关系。

衬底掺杂浓度越低，多数载流子的浓度也越低，使衬底表面耗尽和反型所需要的电压VGS越小。

所以，衬底掺杂浓度是一个重要的参数，衬底掺杂浓度越低，器件的阈值电压将越小，反之则阈值电压越高。

第二个对器件阈值电压具有重要影响的参数是多晶硅与硅衬底的功函数差的数值，这和栅材料性质以及衬底的掺杂类型有关。

第三个影响阈值电压的因素是作为介质的二氧化硅中的电荷以及电荷的性质。

这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电，其净电荷的极性显然会对衬底表面产生电荷感应，从而影响反型层的形成，或者是使器件耗尽，或者是阻碍反型层的形成。

第四个影响阈值电压的因素是由栅氧化层厚度决定的单位面积栅电容的大小。

显而易见，单位面积栅电容越大，电荷数量变化对VGS的变化越敏感，器件的阈值电压则越小。

实际的效应是，栅氧化层的厚度越薄，单位面积栅电容越大，相应的阈值电压越低。

对于一个成熟稳定的工艺和器件基本结构，对阈值电压的调整主要通过改变衬底掺杂浓度或衬底表面掺杂浓度进行，适当的调整栅氧化层的厚度也可对阈值电压进行调整。

2.1.3MOS晶体管的电流-电压方程

对于MOS晶体管的电流-电压特性的经典描述是萨氏方程。

NMOS晶体管的萨方程如式（2.1）~式（2.3）所示。

其中，式（2.1）是NMOS晶体管在非饱和区的方程，式（2.2）是饱和区的方程，式（2.3）是截止区的方程。

（2.1）

（2.2）

（2.3）

其中，

为NMOS的导电因子，

为NMOS的本征导电因子，

为电子迁移率，介电常数

，其中，

为真空介电常数，

为二氧化硅相对介电常数，

为栅氧化层的厚度，

为沟道宽度，

为沟道长度，（

）称为器件的宽长比，是器件设计的重要参数。

对于PMOS晶体管，也有类似的萨方程形式。

萨方程是MOS晶体管设计的最重要，也是最常用的方程。

2.1.4MOS器件的平方律转移特性

将MOS器件的栅源连接，因为VGS=VDS，所以，器件一定工作在饱和区。

这时，器件的电流-电压特性符合饱和区的萨方程，遵循平方律的函数关系。

四种MOS器件的平方律转移特性如图2.10所示，这样的连接方式在许多设计中被采用。

图2.10MOS器件的平方律转移特性

从转移特性上看，当在器件表面形成沟道以后，才有源漏电流存在，反之则没有源漏电流。

2.1.5MOS晶体管的跨导gm

MOS晶体管的跨导gm是衡量MOS器件的栅源电压对源漏电流控制能力的参数，也是MOS器件的一个极为重要的参数。

式（2.4）和式（2.5）分别给出了NMOS晶体管在非饱和区和饱和区的跨导公式。

（2.4）

（2.5）

从公式可以看出，MOS器件的跨导和载流子的迁移率

、器件的宽长比

成正比，和栅氧化层的厚度成反比，同时，跨导还和器件所处的工作状态有关。

对PMOS器件，器件的跨导公式与NMOS完全一致，仅仅需将电子的迁移率改为空穴的迁移率，NMOS的阈值电压用PMOS的阈值电压代替。

2.1.6MOS器件的直流导通电阻

MOS器件的直流导通电阻

定义为源漏电压和源漏电流的比值。

式（2.6）和式（2.7）给出了NMOS晶体管在非饱和区和饱和区的直流导通电阻公式。

（2.6）

（2.7）

在线性区，即当VDS很小时，式（2.6）可用式（2.8）近似表示。

（2.8）

该式表示当VGS一定时，沟道电阻近似为一个不变的电阻。

在临界饱和点，将

带入式（2.7），则NMOS晶体管的直流导通电阻可表示为：

（2.9）

比较式（2.8）和式（2.9），可以看到，临界饱和点的导通电阻是线性区的两倍。

由式（2.6）~（2.9）可知，直流导通电阻随

、

的增加而减小，随

的增加而增加，在设计器件时必须注意这些因素对器件性能的影响。

对PMOS晶体管，有与NMOS相似的表达式。

2.1.7MOS器件的交流电阻

交流电阻是器件动态性能的一个重要参数，它等于：

显然，如果不考虑MOS晶体管的沟道长度调制效应，MOS晶体管在饱和区的交流电阻应该是无穷大。

实际上，由于沟道长度调制效应的作用，

的数值一般在10k~500k欧姆之间。

在非饱和区，交流电阻的表达式是：

（2.10）

当VDS很小时，即在线性区

（2.11）

这里，gm是NMOS晶体管在饱和区的跨导。

式（2.11）表明，NMOS晶体管在线性区的交流电阻等于NMOS晶体管在饱和区的跨导的倒数，PMOS也具有相同的结论。

2.1.8MOS器件的最高工作频率

MOS器件的最高工作频率被定义为：

当通过沟道电容的电流和漏源电流的数值相等时的工作频率为MOS器件的最高工作频率。

这是因为当栅源间输入交流信号时，由源极增加流入的电子流，一部分对沟道沟道电容CGC充电，一部分经过沟道流向漏极，形成漏源电流的增量，因此，当电流全部用于对沟道电容充放电时，晶体管也就失去了放大能力。

这时，

最高工作频率

沟道电容等于栅区面积乘单位面积栅电容，即

最后得到

（2.12）

这是一个通用表达式，

是沟道载流子迁移率，

是MOS器件的阈值电压。

计算NMOS晶体管或PMOS晶体管的最高工作频率时，只要将相应的载流子迁移率数值和阈值电压数值带入计算即可。

从最高工作频率的表达式，我们得到一个重要的信息：

最高工作频率与MOS器件的沟道长度的平方成反比，减小沟道长度L可有效地提高工作频率。

2.1.9MOS器件的衬底偏置效应

在前面的讨论中，都没有考虑衬底电位对器件性能的影响，都是假设衬底和器件的源极相连，即VBS=0的情况，而实际工作中，经常出现衬底和源极不相连的情况，此时，VBS不等于0。

在器件的衬底与器件的源区形成反向偏置时，将对器件产生什么影响呢？

由基本的PN结理论可知，处于反偏的PN结的耗尽层将展宽。

所以，当衬底与源处于反偏时，也将使衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。

由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。

若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。

对器件而言，衬底的反偏，相当于使MOS晶体管的阈值电压的数值提高了。

所谓的衬底偏置效应的结果是使MOS晶体管的阈值电压的数值提高，对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。

在工程设计中，衬底偏置效应对阈值电压的影响可用下面的近似公式计算：

（2.13）

为衬底偏置效应系数，它随衬底掺杂浓度而变化，典型值：

NMOS晶体管，

=0.7~3.0

PMOS晶体管，

=0.5~0.7

对PMOS晶体管，

取负值，对NMOS晶体管，

取正值。

2.1.10CMOS结构

所谓CMOS（ComplementaryMOS），是在集成电路设计中，同时采用两种MOS器件：

NMOS和PMOS，并通常配对出现的一种电路结构。

CMOS电路及其技术已成为当今集成电路，尤其是大规模、超大规模集成的主流技术。

CMOS结构的一个重要的优点是电路的静态功耗非常小，使得它可以用于大规模、超大规模集成，解决了系统集成中功耗容量的问题。

图2.11CMOS结构剖面示意图

图2.11为CMOS结构的剖面示意图，为在同一硅衬底上制作两种不同类型的MOS器件，必须为其中的某一种器件构造所需的衬底，图2.11所示结构是在N型硅衬底上，专门制作一块P型区域（P阱）作为NMOS的衬底的方法。

同样的，也可在P型硅衬底上专门制作一块N型区域（N阱），作为PMOS的衬底。

为防止源/漏区与衬底出现正偏置，通常P型衬底应接电路中最低的电位，N型衬底应接电路中最正的电位。

为保证电位接触的良好，在接触点采用重掺杂结构。

2.2CMOS逻辑部件

CMOS逻辑部件有许多种类，在这一节中将介绍常用的CMOS逻辑部件的结构及功能。

2.2.1CMOS倒相器设计

CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，最后通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。

所以，基本倒相器的设计是逻辑部件设计的基础。

CMOS倒相器的具体电路如图2.12所示，它是典型的CMOS结构，由一个NMOS晶体管和一个PMOS晶体管配对构成，两个器件的漏极相连，栅极相连。

NMOS晶体管的衬底与它的源极相连并接地，PMOS晶体管的衬底与它的源极相连并接电源，图中，CL为倒相器的负载电容。

在这里，倒相器的设计，在一定的工艺条件下，实际上是设计确定晶体管的尺寸（W/L），并由确定的沟道长度L，获得沟道宽度的具体数值。

可以应用上升时间

与下降时间

公式计算器件的宽长比（W/L）。

所谓的上升时间

是图2.12CMOS倒相器

指在输入阶跃波的条件下，输出信号从0.1Vdd上升到0.9Vdd所需的时间，下降时间

则指的是在输入阶跃波的条件下，输出信号从0.9Vdd下降到0.1Vdd所需的时间。

（2.14）

（2.15）

。

当输出信号的幅度只能达到0.1Vdd到0.9Vdd时，则输出信号的周期就为上升与下降时间之和，且信号成为锯齿波，这时所对应的信号频率被认为是倒相器的最高工作频率。

因此，当确定了信号的最高工作频率要求后，就可以将其分解为上升时间与下降时间，根据工艺提供的器件的阈值电压数值、栅氧化层厚度等参数，就可以计算倒相器的NMOS和PMOS晶体管的具体尺寸。

通常在设计倒相器时，要求输出波形对称，也就是

，因为是在同一工艺条件下加工，NMOS和PMOS的栅氧化层的厚度相同，如果NMOS和PMOS的阈值电压数值相等，则，

由导电因子的表达式可以得到如下结论：

此时的

由此可以得到一个在这种条件下的简便计算方法：

只要计算

，并由此计算得到NMOS管的宽长比

，将此值乘2.5就是PMOS管的

2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法

两输入与非门和两输入或非门电路结构如图2.13所示，两个PMOS管并联与两个串联的NMOS管相连构成了两输入与非门，两个NMOS管并联与两个串联的PMOS相连构成了两输入或非门。

对于与非门，当INA（INB）为低电平时，M2（M1）导通，M3（M4）截止，形成从Vdd到输出OUT的通路，阻断了OUT到地的通路，这时相当于一个有限的PMOS管导通电阻（称为上拉电阻）和一个无穷大的NMOS管的截止电阻（尽管有一个NMOS管在导通态，但因为串联电阻值取决于大电阻，从OUT看进去的NMOS管电阻仍是无穷大）的串联分压电路，输出为高电平（Vdd）。

如果INA和INB均为低电平，则为两个导通的PMOS管并联，等效的上拉电阻更小，输出当然还是高电平。

只有INA和INB均为高电平，使得两个NMOS管均导通，两个PMOS管均截止，形成了从OUT到地的通路，阻断了OUT到电源的通路，呈现一个有限的NMOS导通电阻（称为下拉电阻，其值为单个NMOS管导通电阻的两倍）和无穷大的PMOS管截止电阻的分压结果，输出为低电平。

对于或非门，由类似的分析可知，当INA和INB同时为低电平时，分压的结果使得输出为高电平，当INA和INB有一个为高电平或两个都为高电平时，MOS管电阻分压的结果是输出为低电平，只不过两个NMOS全导通时（并联关系）的等效下拉电阻是单管导通电阻的一半。

图2.13与非门和或非门电路

所谓与非门的等效倒相器设计，实际上就是根据晶体管的串并关系，再根据等效倒相器中相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。

具体方法是：

将与非门中的M3和M4的串联结构等效为倒相器中的NMOS晶体管，将并联的M1、M2等效为倒相器中的PMOS晶体管。

在根据频率要求和有关参数计算获得等效倒相器的NMOS和PMOS的宽长比

和

以后，考虑到M3和M4是串联结构，为保持下降时间不变，M3和M4的等效电阻必须缩小一半，亦即它们的宽长比必须比倒相器中的NMOS的宽长比增加一倍，由此得到

那么，M1和M2是并联，是不是它们的宽长比就等于等效倒相器中PMOS管的宽长比的一半呢？

回答是否定的。

因为考虑到两输入与非门的输入端INA和INB，只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下，仍能维持上升时间不变，就要求M1和M2的宽长比与倒相器中PMOS管相同，即

至此，根据得到的等效倒相器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸，对多输入的与非门有同样的处理方法。

同理，对两输入或非门，可以得到：

，

对于多输入的与非门和或非门，在结构上仅是串联或并联的晶体管数量的变化，但电路中各类型MOS晶体管的连接关系没有变化。

值得注意的是，输入变量的数目并不是随意的，这是因为串联结构的器件存在衬底偏置效应。

从图上可以看到在与非门中的NMOS管的衬底都是连接到地，而M3的源端电位并不为0，这样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。

输入端越多，串联的NMOS晶体管越多，最上边的NMOS管衬底偏置越严重，对信号的响应越滞后。

在或非门中有类似的情况，只不过衬底偏置效应发生在串联的PMOS管上，越下边的PMOS越严重。

所以，通常输入端子数不超过四。

如果需要更多的输入端子，则电路结构必须改变。

2.2.3其他CMOS逻辑门

1.CMOS组合逻辑单元

从上面的介绍可以看到，MOS门电路结构非常简单，便于构造和分析。

将NMOS管并联，相应的PMOS管串联就构成“或”的逻辑关系，类似地将NMOS串联，相应的PMOS管并联就构成了“与”的逻辑关系。

图2.14给出的“与或非门”的电路结构，说明了这样的结构关系。

图中，五个NMOS管分成三组，每组内的NMOS管成串联关系，而组和组之间成并联关系；

五个PMOS管也分成三组，每组内的PMOS管成并联关系，但组与组成串联关系。

当某一组（或几组）内的NMOS管均导通的时候（例如inb和inc为高电平），形成OUT到地的通路，相应的那一组（或几组）PMOS管均截止，使从电源到OUT的通路被阻断，输出低电平。

反过来，如果每一组的NMOS管都不同时导通（一个不导通或两个均不导通），则不能形成对地的通路，而此时在三组PMOS管中都将有至少将有一个导通，三组串联的PMOS晶体管组形成了OUT到电源的通路，输出为高电平。

这样的结构实现了信号的先与后或再倒相的组合逻辑关系。

图2.14CMOS与或非门

类似地，我们也可以构造“或与非门”，其结构如图2.15所示。

图2.15CMOS或与非门

其对应的组合逻辑函数为：

采用同样的原理，我们可以构造所需的组合逻辑单元。

2.异或门

异或门也是常用的逻辑部件，它的逻辑关系Z（A，B）通常可以表示为：

异或门具有运算的功能，在运算逻辑里面，它是一个非常重要的逻辑部件。

当A和B均为0时，Z=0，当A和B均为1时，Z也为0，当A和B不同时为0时，Z=1。

这样的关系正好满足二进制加的本位和的规律，但没有进位位，所以，它是不完整的，有时又称它为半加器。

异或门的另一个功能是输出信号极性控制，当A=“1”时，B信号经过异或门倒相输出，当A=“0”时，B信号同相输出。

异或门有多种电路结构，根据它的逻辑函数可以用标准门电路进行组合。

图2.16（a）给出了异或门的逻辑符号，（b）图给出了根据逻辑函数构造的逻辑结构图，但从其逻辑表达式和结构图可以看到，它的输出门是一个或门，因为在CMOS电路中不能直接构造“或”，只能通过“或非+非”实现。

为简化结构，我们通过逻辑函数的转换寻找途径。

根据下式，

我们得到了（c）图所表示的逻辑结构，这个结构是以或非门为输出逻辑门，可以方便的用组合逻辑进行电路构造，（d）图给出了相应的电路图。

图2.16异或门的符号、逻辑、电路图

将异或门取反，则构成了异或