dds课程设计报告 数字频率合成器DDSWord文档格式.docx

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第2篇对整体电路工作原理的方案论证¨

第5页

第3篇各子模块设计原理说明

3.1频率预置与调节电路¨

第6页

3.2相位累加器模块¨

3.3波形存储器模块¨

第7页

3.4相位调节器¨

第9页

3.5波形输出模块¨

3.6频率测定模块¨

第11页

3.7显示模块模块¨

第13页

第4篇调试、仿真、编程下载过程¨

第14页

第5篇实验总结

5.1对本设计的一些改进方案¨

第15页

5.2实验感想¨

参考文献

第1篇直接数字频率合成器DDS设计要求说明

1.1设计基本要求

1）利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；

2）DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA

芯片中的ROM实现，ROM结构配置成4096×

10类型；

3）具体参数要求：

频率控制字K取4位；

基准频率fc=1MHz,由

实验板上的系统时钟分频得到；

4）系统具有清零和使能的功能；

5）利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；

6）通过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证；

1.2设计提高部分要求

1）通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围（注意：

按键后有消颤电路）；

2）能够同时输出正余弦两路正交信号；

3）在数码管上显示生成的波形频率；

4）充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；

5）设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；

第2篇对整体电路工作原理的方案论证

DDS即DirectDigitalSynthesizer数字频率合成器，是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术，是一种新型的数字频率合成技术。

具有相对带宽大、频率转换时间短、分辨力高、相位连续性好等优点，很容易实现频率、相位和幅度的数控调制，广泛应用于通讯领域。

2.1DDS基本结构图

频率预置与调节电路

图1.本设计DDS基本结构图

2.2工作原理说明

本设计DDS主要由频率预置电路、相位累加器、波形存储器、D/A转换器、低通滤波器组成。

可通过频率控制字kf和相位控制字kp输出频率和相位均可调的正弦波、余弦波、三角波、锯齿波、方波。

输出频率fo是对基准频率fc的分频，其关系如下：

fo=（kf/2N）fc

在本设计中，N取12位，基准频率fc取1MHz，kf从0000（0）到1111（15），所以输出频率从0到3840Hz。

第3篇各子模块原理说明

3.1频率预置与调节电路

本模块的主要功能是产生基准频率fc、频率控制字kf、相位控制字kp。

SmartSOPC实验箱提供的是48MHz的系统时钟，需要经过48分频得到基准频率fc，48分频用一个模48计数器即可实现。

具体电路如图2所示。

图2.模48计数器

如图所示，用两片二进制加法计数器74163实现模48计数器，在74163时钟输入端输入系统时钟48MHz，ROC端输出的就是基准频频1MHz。

频率控制字kf设计的是从0000到1111的四位二进制数，但是为了与相位累加器相匹配，kf需要定义成12位的二进制数。

所以kf的高8为都要赋零，只需要控制低四位。

若直接用开关输入需要4个开关，而SmartSOPC实验箱提供的只有8个开关，为了节省开关，本设计利用一个模16计数器来产生频率控制字kf。

计数频率采用1Hz，1秒钟计一次数，通过开关来控制使kf达到需要频率控制字

同样，为了与加法器匹配，相位控制字也定义成了12位的二进制数，为了方便起见，kp也设计了从0000到1111十六个状态，但是若加在低四位，当kp也从0000到0001时，相位只变化了2π/212=π/2048，肉眼很难观测到，从0000到1111也之变化了π/2048×

16=π/128，在示波器上很难看到。

所以本设计将4位相位控制字加在高四位，低八位赋零。

这样从0000到1111，相位变化了2π/212×

27=π/16，在示波器上很容易看到的，从0000到1111相位变化了π。

3.2相位累加器模块

相位累加器的结构图如图3所示。

图3.相位累加器结构图

相位累加器在基准频率信号fc的控制下以频率控制字kf为步长进行累加运算，产生所需要的频率控制数据。

相位寄存器则在时钟的控制下把累加的结果作为波形存储器ROM的地址，实现对波形存储器ROM的寻址。

当累加器加满量时就会产生一次溢出，完成一个周期性的动作。

这个周期也就是DDS信号的一个频率周期。

相位寄存器的输出就是波形存储ROM的地址。

3.3波形存储器模块

用累加器的输出作为波形存储器的取样地址，进行波形的相位—幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。

以正弦波形存储器sine_rom为例，N（12）位的寻址ROM相当于把0—2π的正弦信号离散成具有2N个样值的序列，波形ROM有D（10）位数据位，所以设置2N个样值的sin值以D位二进制数值固化在ROM中，这里设置D=10，所以ROM中的数据范围应该从0到1023，但是正弦值只从-1到1，所以要对其进行量化，公式如下：

存储数据=round（sin（n×

2π/4096））×

512+512

其中，n为存储地址，范围是从0到4095。

按照地址的不同可以输出相应相位的正弦信号的幅值。

相位—幅度变换原理如图4所示。

图4.相位-幅度变换原理图

同理，余弦波ROM、锯齿波ROM、三角波ROM、方波ROM只需在ROM里存储相应波形的幅度量化序列即可。

1）正弦ROM的存储

2）余弦ROM的存储与正弦ROM类似

3）存储数据=round（cos（n×

2π/4096）×

512）+512

4）

三角波ROM。

三角波的数据没有现成的生成三角波的数据，本设计根据图5做出相应的函数产生三角波的数据表。

图5.三角波

所以三角波函数如下：

当n∈（0，1023）时，存储数据＝round（n／2）＋512；

当n∈（1023，3071）时，存储数据＝1024－round（n／2）＋512；

当n∈（3071，4095）时，存储数据＝round（n／2）－2048＋512；

5）

锯齿波ROM的数据表参见juchibo.mif。

锯齿波的波形如图6所示。

图6.锯齿波

由图6可得出锯齿波的函数如下：

存储数据=round（n／4）

6）方波ROM。

方波的波形如图7所示。

图7.方波

由图7可得出方波的函数如下：

最后，生成5个存有不同波形的存储器，分别是sine_rom、cos_rom、fangbo_rom、juchibo_rom、sanjiao_rom。

分别如图8所示。

图8.5个波形存储器

所有.mif文件的数据都来源于电子表格ROM地址数据。

3.4相位调节模块

相位控制模块是在ROM地址信号输入波形存储器ROM之前，将相位控制字叠加上去，使相位都增加相应的值。

这个功能用一个加法器就能实现。

加法器输出的信号再输入ROM的地址输入端，输出的波形在示波器上会发生平移，即相位输出发生了变化。

3.5波形输出模块

由波形存储器ROM输出的是量化的数字信号，这种信号在示波器上显示出来是离散的，所以还要经过D/A转换器，在经过低通滤波器输出才能在示波器上显示出连续的波形。

事实上经过D/A转换后不需要低通滤波器就已经可以满足我们的要求了。

DDS基本工作流程图如图9所示。

图9.DDS基本工作流程图

本次实验箱提供了两片D/A转换芯片，本设计中，第一片D/A转换芯片始终输出正弦波，余弦波、三角波、锯齿波、方波通过控制电路在第二篇D/A转换芯片选择输出。

选择电路的原路很简单，四种波形由四路数据，每路数据都有10位，所以用两个开关作为地址端来控制5片双四选一数据选择器74153就可实现波形的四选一。

具体电路如图10所示：

图10.四种波形的选择输出

图10中，s[9..0]是余弦信号，f[9..0]是方波信号，s[9..0]是三角波信号，j[9..0]是锯齿波信号。

a1a0是地址端，对应的波形输出如表1所示。

表1输出波形选择

a1a0

输出信号y[9..0]

对应波形

00

s[9..0]

正弦波

01

f[9..0]

方波

10

三角波

11

j[9..0]

锯齿波

3.6频率测定模块

本设计的测频电路是通过测定相位累加器输出的ROM地址信号在1秒钟内溢出的次数来测定输出频率的。

原理图如图11所示。

电路波形示意图如图12所示。

图12.测频电路波形示意图

单位时钟进过二分频之后得到周期为2秒的时钟信号，利用这个时钟信号，使计数器在1秒钟的时间内对待测信号进行计数，在下一秒的时间内对计数结果进行锁存并输出。

这里利用了反相器的演示效应，否则锁存器的输出永远都会是0000，而且在编译成功后进行仿真时会发现，功能仿真是输不出结果的，这就是因为软件进行的功能仿真是理想仿真，忽略了门电路的实际延时效应，所以即使计数器输出正确，锁存器的也还是没有结果输出的，只有将总电路下载到试验箱才能检测测频器是否正确。

测频器的电路图如图13所示。

计数的原理图如下：

寄存器原理图如下：

图13.测频器电路图

图中，signal就是待测信号，接入的是相位累加器输出的最高位out1（11）。

jishuqi4096是用4片十进制加法计数器组成的同步计数器，最大可计到十进制的9999，输出个十百千四路4位的8421BCD码，对于本设计来说输出频率最大是3840Hz，而设计计数器是模10000的，所以完全够用了。

寄存器是由4片74173组成的。

仿真波形如图14所示（参见波形文件cepinyi.bdf）。

图14.测频器仿真波形图

其中，g、s、b、q是寄存器的输出，gg、ss、bb、qq是计数器的输出，可见计数器的输出是没问题的，但是寄存器始终没有输出，这就是上面说到的功能仿真的缺陷。

3.7显示模块

此处为译码显示部分

第4篇调试、仿真、编程下载过程

实验过程中没做完一个模块添加一项功能之后都要进行编译仿真，在确定各子模块的功能都正确之后组合整体电路（参见原理图文件dds.bdf），并对其进行综合编译，编译成功之后就可以准备下载到SmartSOPC实验箱了。

在下载之前要注意将未使用的管脚设置为三态输入。

之后就可以给各输入端输出端分配管脚，其中输入端48MHz分配到实验箱的系统时钟48MHz的脉冲，输入端en、reset、kf、kp、a0、a1分别分配到实验箱的手动开关KEY1到KEY6，输出端abcdefg分配到显示管七段码，输出端s[7..0]分配到数码管的片选端DIG7到DIG0。

之后下载到SmartSOPC实验箱后对各项功能进行验证和调试。

5.1对本设计的一些改进方案

1.在波形选择模块，可以把4种波形的数据存入1个ROM中，那么这个ROM就要设置成16384×

10的。

这样通过开关来控制地址端，当控制端加1时，ROM的地址段加4096，跳入到另一个波形的数据存储区，输出就会使另一种波形。

但是这样需要对地址输入信号进行处理，ROM地址输入信号要定义成48位的二进制数。

控制端加1，实际上就是12位的地址信号向高位移动12位。

5.2实验感想

通过本次为期一周的dds课程设计完成了一个简单的直接数字频率合成器，实验我更加熟悉了QuartusII5.0软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析方法还能够运用QuartusII5.0软件对电路进行设计和性能分析，基本上达到了这次EDA实验的实验目的在实验的过程中遇到了很多问题最终在老师和同学的帮助和自己的思考之下解决。

在实验中也遇到了很多问题，给自己感悟最深的是，必须有一个严谨的作风也端正的态度，在实验中碰到的问题，很大一部分都是由于自己不细心而导致的。

也意识到自己的专业知识的匮乏，实验中需要用到的很多知识都是临时查找与学习的，知识略知一二，在后面的学习中需要更加努力。

1.蒋立平编著.《数字电路》.南京理工大学出版社

2.南京理工大学电子技术中心编.《EDA设计实验指导书》

3.付文红、花汉兵编著.《EDA技术与实验》.机械工业出版社

4.王毅评、张振荣编著.《VHDL编程与仿真》.北京人民邮电出版社

5.潘松、黄继业编著.《EDA技术实用教程》.北京科学出版社

6.邹彦编著.《EDA技术与数字系统设计》.北京电子工业出版社

7.谭会生、瞿遂春等编.《EDA技术综合应用实例与分析》.西安电子科技大学出版社