EDA技术及应用第版的实验指导书Word下载.docx
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附图1-4MAX+plusII的波形编辑器
MAX+plusII的波形编辑器是个可做多方面应用的编辑器：
一方面可用来设计电路，其文件格式为*.wdf,另一方面则可以用来观察或输入仿真时的波形，文件格式为*.scf。
附图1-5MAX+plusII的符号编辑器
MAX+plusII的符号编辑器可以用来观看一个逻辑电路的符号，也可以编辑或创建符号文件，文件的格式为*.sym。
可由电路图编辑器中选取符号文件以图形模式编辑。
附图1-6MAX+plusII的编译器窗口
MAX+plusII的编译功能是将电路设计文件转换成编程下载用的输出文件，包括*.pof文件与*.sof文件。
编译成功后还会产生一些文件名相同但扩展名不同的文件，如*.cnf文件、*.rpt文件与*.snf文件。
设计的程序必须经过编译后才可以进行时序分析、仿真与下载。
附图1-7MAX+plusII的主菜单
MAX+plusII的主菜单用于启动各种应用功能，并在各种应用功能间切换。
附图1-8MAX+plusII的新建文件
MAX+plusII的新建文件中包括4种类型，图形编辑文件（GraphicEditorfile）、符号编辑文件（SymbolEditorfile）、文本编辑文件（TextEditorfile）和波形编辑文件（WaveformEditorfile）。
附图1-9MAX+plusII的仿真器界面
MAX+plusII的仿真功能非常强大，能够测试显现出所设计电路的逻辑与时序，故利用此仿真功能可以验证电路的正确性，并可以找出错误的原因。
附图1-10MAX+plusII的时序分析器界面
MAX+plusII的时序分析功能可用来分析设计编译后合成的性质。
将电路设计文件转换成下载用的输出文件，例如*.pof文件与*.sof文件。
借助时间分析的功能可达到最佳的布局规划，从而加快所设计器件的的处理速度，时序分析器包括延时矩阵分析、建立和保持时间分析以及寄存器性能分析。
附图1-11MAX+plusII的底层图编辑器界面
MAX+plusII的底层图编辑器，也可以称为引脚平面编辑器，此功能可以如同在实际器件配线般的配置电路输入和输出引脚，也可观看和修改编译后计算机自动配线的结果。
另外，利用底层图编辑器可以很直观地进行器件管脚锁定。
在MAX+plusII的底层图编辑器视图上双击左键来改变一下观察模式，包含Deviceview和LABview两种模式，同样可以在菜单下选择。
附图1-11为LABview模式，附图1-12为Deviceview模式。
附图1-12MAX+plusII的底层图编辑器Deviceview模式
附图1-13MAX+plusII的编程器界面
MAX+plusII的编程器的功能是将电路设计文件转换后的输出文件，例如*.pof文件与*.sof文件，烧写至FLEX系列器件或下载至MAX系列器件，亦可用来检验与测试器件或转换烧写文件格式。
此功能必须配合硬件实验设备才能进行。
在器件编程时，首先应该安装软件狗和下载线，这时需要进行硬件设置。
（备注：
MAX+PLUSII在WIN2000/XP上的安装设置：
在Windows98上，MAX+PLUSII一旦安装完毕，经过设置即可使用下载功能。
在Windows2000上的安装，除了安装软件外，为使用ByteBlasterMV下载工功能，还必须安装硬件驱动（dirver），以支持MAX+PLUSII对PC机并口的操作。
具体操作步骤如下：
（1）首先安装MAX+PLUSII
（2）选择（“开始”---“设置”---“控制面版”）
（3）双击“游戏选项”然后选择“添加”---“添加其它”---“从磁盘安装”命令，再单击“浏览”浏览驱动所在的目录：
MAX+PLUSII的安装目录\dirvers\win2000;
（4）选择“WIN2000.inf”，单击“确定”；
（5）在“数字签名未找到”对话框中，选择“是”；
（6）在“选择一个设备驱动程序”窗口中，选择“AlteraBytblaster”，并单击“下一步”；
（7）在接下去的“数字签名未找到”对话框中，仍选择“是”；
（8）安装完成，依提示，重新启动计算机。
在WINXP/WINNT操作环境下，若要使用下载（DOWNLOAD）功能，同样要安装驱动，安装方法可参考在WINDOWS2000上的安装方法进行，在此不再赘述。
）
五、实验要求
要求熟悉MAX+PLUSII设计环境并将MAX+PLUSII设计环境中功能模块介绍以及实验心得写进实验报告。
六、实验思考题
结合MAX+PLUSII编译窗口中的7大模块理解EDA技术的设计流程。
实验二原理图输入设计8位加法器
（设计性实验）
熟悉利用MAX+PLUSⅡ的原理图输入设计方法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。
利用图形输入法设计一个一位半加器及全加器，再利用层次设计方法构成8位加法器。
四、实验设计思路
加法器是数字系统中的基本逻辑器件。
例如，为了节省逻辑资源，减法器和硬件乘法器都可由加法器来构成。
宽位的加法器的设计是十分耗费硬件资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度两方面的问题。
对此，首先应选择较适合组合逻辑设计的器件作为最终的目标器件，如CPLD；
其次在加法器的逻辑结构的设计上，在芯片资源的利用率和加法器的速度两方面权衡得失，探寻最佳选择，即选择最佳的并行进位最小加法单元的宽度。
显然，这种选择与目标器件的时延特性有直接关系。
多位加法器的构成有两种方式：
并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度较快；
串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源，随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距快速增大。
一般，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4位二进制并行加法器级联构成是较好的折中选择。
附图2-18位加法器硬件结构图
设计重要提示：
1、首先应该建立好工作库目录，以作设计工程项目的工作库：
例如设文件夹为：
E:
\Myproject，以便将设计过程中的相关文件存储在此。
任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关文件的文件夹，此文件夹将被EDA软件默认为工作库（WorkLibrary）。
注意，文件夹不能用中文。
2、将当前设计设定为工程：
为了使Max+plusII能对输入的设计项目进行处理，在编译/综合设计文件之前，需要设置此文件为顶层文件，或称工程文件：
Project，或者说将此项设计设置成工程：
选择菜单“File”Project“SetProjecttoCurrentFile”，当前的设计工程即被指定。
也可以通过选“File”“Project”“Name”，在跳出的“ProjectName”窗中指定E:
\Myproject下的设计文件为当前的工程。
设定后可以看见MAX+plusII主窗左上方的工程项目路径指向。
这个路径指向很重要！
附图2-2将当前设计设定为工程
3、选择VHDL文本编译版本号和排错
选菜单“MAX+plusII”“Compiler”菜单，选择如图2-3所示界面上方的“Interfaces”“VHDLNetlistReaderSettings”，在弹出的窗口中选“VHDL’1993”。
附图2-3设定VHDL编译版本号
在按“START”键运行编译前，还需要作一件事，即在进入编辑窗，选择Processing项，选“FitterSetting”，进入如图2-4的窗口，消去最上的“UseQuartusFitter…”的勾。
最后按“START”键，运行编译器。
附图2-4消去“UseQuartusFitter…”项
注意，如果设计文件含有错误，在编译时会出现如图2-5所示的出错信息指示。
有时尽管只有1、2个小错，但却会出现大量的出错信息，确定错误所在的最好办法是找到最上一排错误信息指示，用鼠标点成黑色，然后点击如图2-5所示窗口左下方的“Locate”错误定位钮，就能发现在出现文本编译窗中闪动的光标附近找到错误所在。
纠正后再次编译，直至排除所有错误。
注意闪动的光标指示错误所在只是相对的，错误一般在上方。
VHDL文本编辑中还可能出现许多其它错误，如：
附图2-5确定设计文件中的错误
1）、错将设计文件存入了根目录，并将其设定成工程，由于没有了工作库，报错信息如下：
Error：
Can'
topenVHDL"
WORK"
2）、错将设计文件的后缀写成.tdf而非.vhd，报错信息如下：
Error：
Line1，Filee:
\muxfile\mux21a.tdf:
TDFsyntaxerror:
...
3）、未将设计文件名存为其实体名，如错写为muxa.vhd，报错信息如下：
Line1，...VHDLDesignFile"
muxa.vhd"
mustcontain...
4、时序仿真
具体步骤如下：
（1）、建立波形文件。
为此设计建立一个波形测试文件。
选择菜单“File”项及其“New”，再选择New窗中的WaveformEditer..项，打开波形编辑窗。
（2）、输入信号节点。
在图2-6所示的波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号节点项EnterNodesfromSNF。
在弹出的窗口（图2-7）中首先点击List键，这时左窗口将列出该项设计所以信号节点。
由于有时只需要观察其中部分信号的波形，因此要利用中间的“=>
”键将需要观察的信号选到右栏中，然后点击OK键即可将测试信号输入仿真波形编辑窗。
附图2-6从SNF文件中输入设计文件的信号节点
附图2-7列出并选择需要观察的信号节点
（3）、设置波形参量。
首先设定相关的仿真参数。
如图2-8所示，在Options选项中消去网格对齐SnaptoGrid的选择（消去勾），以便能够任意设置输入电平位置，或设置输入时钟信号的周期。
（4）、如图2-9，2-10所示，设定仿真时间宽度。
选择File项及其Endtime选项，在Endtime选择窗中选择适当的仿真时间域，如可选50us（50微秒），以便有足够长的观察时间。
（5）、加上输入信号。
图2-11显示了波形编辑窗各按钮的功能。
附图2-8在Options选项中消去网格对齐SnaptoGrid的选择（消去勾）
附图2-9设定仿真时间宽度
附图2-10设定仿真时间宽度
注意，仿真波形文件的建立，一定要十分注意仿真时间区域的设定，以及时钟信号的周期设置，否则即使设计正确也无法获得正确的仿真结果。
设定比较合理的仿真时间区域和信号频率，即仿真时间区域不能太小，仿真频率不能太高，即信号周期不能小到与器件的延时相比拟。
附图2-11为输入信号设定必要的测试电平或数据
（6）、波形文件存盘。
选择File项及其Saveas选项，按OK键即可。
存盘窗（图2-12）中的波形文件名是默认的（.scf），所以直接存盘即可。
附图2-12仿真波形文件存盘
（7）、运行仿真器。
选择MAX+plusII项及其中的仿真器Simulator选项，点击跳出的仿真器窗口（图2-13）中的Start键。
图2-14是仿真运算完成后的时序波形。
注意，刚进入图2-14窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。
附图2-13运行仿真器
（8）、观察分析波形。
还可以进一步了解信号的延时情况。
图2-14右侧的竖线是测试参考线，它与鼠标箭头间的时间差显示在窗口上方的Interval小窗中。
由图可见输入与输出波形间有一个小的延时量。
附图2-14仿真波形
也可以打开时序观察详细的延时参数信息，如图2-15
附图2-15延时参数提取
将实验原理、设计过程、编译仿真波形和分析结果写进实验报告。
为了提高加法器的速度，如何改进加法器的进位方式？
实验三简单组合电路VHDL设计
熟悉MAXPLUSⅡ的VHDL文本设计过程，学习简单组合电路的设计、仿真和测试。
利用MAX+plusⅡ完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤。
设计提示：
图3-1mux21a实体图3-2mux21a结构体
例3-1是2选1多路选择器的VHDL完整描述，即可以直接综合出实现相应功能的逻辑电路及其功能器件。
图3-1是此描述对应的逻辑图或者器件图，图中，a和b分别是两个数据输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
“mux21a”是此器件的名称，这类似于“74LS138”、“CD4013”等器件的名称。
电路图图3-2是例3-1综合后获得的电路，因而可以认为是多路选择器“mux21a”内部电路结构。
【例3-1】
ENTITYmux21aIS
PORT（a,b:
INBIT;
s:
y:
OUTBIT）;
ENDENTITYmux21a;
ARCHITECTUREoneOFmux21aIS
BEGIN
y<
=aWHENs='
0'
ELSE
b;
ENDARCHITECTUREone;
实验四时序电路VHDL设计
熟悉MAXPLUSⅡ的VHDL文本设计过程，学习时序电路的设计、仿真和测试。
设计触发器（类型可自定）和锁存器，给出程序设计、软件编译、仿真分析详细实验过程。
PC机。
组合逻辑电路与时序逻辑电路的差别在于,时序逻辑电路多了存储元件功能部件,该功能部件可以记录目前的输出信号状态,来作为与输入信号共同决定下一次输出信号的状态。
触发器是数字电路中最基本的结构单元之一。
在时序电路里主要应用于：
1）数据暂存
2）时间延迟
3）计数、分频
4）波形产生（脉冲、方波、双相波）
5）波形修整
用不同的时钟边沿检测表述，如何获得电平触发型锁存器？
实验五含有控制信号的计数器VHDL设计
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
在MAX+plusII上设计一个含计数使能、异步复位和计数值并行预置功能的4位加法计数器，并进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
图5-1是一含计数使能、异步复位和计数值并行预置功能的4位加法计数器。
如图所示，图中间是4位锁存器；
rst是异步清信号，高电平有效；
clk是锁存信号；
D[3：
0]是4位数据输入端。
当ENA为‘1’时，多路选择器将加1器的输出值加载于锁存器的数据端；
当ENA为‘0’时将“0000”加载于锁存器。
参考程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT4BIS
PORT（CLK:
INSTD_LOGIC;
RST:
ENA:
OUTY:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
COUT:
OUTSTD_LOGIC）;
ENDCNT4B;
ARCHITECTUREbehavOFCNT4BIS
SIGNALCQI:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
P_REG:
PROCESS（CLK,RST,ENA）
IFRST='
1'
THENCQI<
="
0000"
;
ELSIFCLK'
EVENTANDCLK='
THEN
IFENA='
=CQI+1;
ENDIF;
OUTY<
=CQI;
ENDPROCESSP_REG;
--进位输出
COUT<
=CQI（0）ANDCQI
（1）ANDCQI
（2）ANDCQI（3）;
ENDbehav;
附图5-14位加法计数器的RTL电路图
1、是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即：
OUTY<
=OUTY+1？
为什么？
2、用进程语句实现进位信号的检出。
实验六数码显示电路的VHDL设计
通过数码显示电路的设计学习VHDL的CASE语句应用及多层次设计方法。
在MAX+plusII设计一个7段数码显示电路进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
PC机
7段数码显示是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
但为了简化过程，首先完成7段BCD码译码器的设计。
作为7段BCD码译码器，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段：
g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；
接有高电平的段发亮，于是数码管显示“5”。
图6-1共阴数码管及其电路
设计提示：
给出所有信号的时序仿真波形时用输入总线的方式给出输入信号仿真数据）。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDecL7SIS
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
END;
ARCHITECTUREoneOFDecL7SIS
PROCESS（A）
CASEA（3DOWNTO0）IS
WHEN"
=>
LED7S<
0111111"
;
--X“3F”0
0001"
0000110"
--X“06”1
0010"
1011011"
--X“5B”2
0011"
1001111"
--X“4F”3
0100"
1100110"
--X“66”4
0101"
1101101"
--X“6D”5
0110"
1111101"
--X“7D”6
0111"
0000111"
--X“07”7
1000"
1111111"
--X“7F”8
1001"
1101111"
--X“6F”9
1010"
1110111"
--X“77”10
1011"
1111100"
--X“7C”11
1100"
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