EDA实验报告文档格式.docx
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下发任务书日期2010年11月6日
目录
1.中文摘要
2.外文摘要
3.引言
4.基本试验项目
Ａ.3线-8线译码器
B.十进制加法计数器
C.六十（12,24）进制计数器
D.动态扫描信号产生电路
5.多功能数字钟的设计
6.结论
7.参考文献
EDA与数字系统课程设计报告书
学生姓名:
班级:
指导教师:
指导单位:
中文摘要
EDA技术是设计数字系统的主要方法，是以数字逻辑电路的理论为基础，综合计算机辅助设计（CAD）、VerilogHDL硬件描述语言和可编程逻辑器件等应用知识，在计算机上实现数字逻辑电路的设计输入、设计仿真和综合，把设计结果下载到实验板上的PLD器件中，在实验板上实现设计验证。
运用数字电路及EDA方面的知识，设计数字时钟。
所构建的数字时钟系统，具有定时功能，能进行时、分秒的24h制的计时，能非常方便地对时、分和秒进行手动调节，以校准时间，每逢整点，产生报时音报。
外文摘要（Abstract）
EDAtechnologyisthemainmethodofdigitalsystemdesignisbasedonthetheoryofdigitallogiccircuitsbasedontheintegratedcomputer-aideddesign（CAD）,VerilogHDLhardwaredescriptionlanguageandprogrammablelogicdevicessuchasapplicationofknowledgeinthecomputerrealizationofdigitallogiccircuitsdesignentry,designsimulationandsynthesis,theexperimentaldesignresultsdownloadedtotheboardofthePLDdevice,realizedintheexperimentalboarddesignverification.
TheuseofdigitalcircuitsandEDAknowledge,designdigitalclock.Theconstructeddigitalclocksystem,withtimerfunction,canbehours,minutes,seconds,24htimesystem,canbeveryeasyonthehours,minutesandsecondsformanualadjustmenttocalibratethetime,duringthewholepoint,resultingchimetonereported.
关键字:
EDA数字钟
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引言
《EDA与数字系统课程设计》（注：
EDA即电子设计自动化，ElectronicsDesignAutomation）是继《模拟电子技术基础》、《数字电子技术基础》、《电子技术基础实验》课程后，电气类、自控类和电子类等专业学生在电子技术实验技能方面综合性质的实验训练课程，是电子技术基础的重要组成部分，其目的和任务是通过一周的时间，让学生掌握EDA的基本方法，熟悉一种EDA软件（MAXPLUS2），并能利用EDA软件设计一个电子技术综合问题，并在实验板上成功下载，为以后进行工程实际问题的研究打下设计基础。
这次课程设计题目主要是设计一个多功能数字钟。
可以实现计时，时间调整，整点报时，闹铃等功能。
实验基本要求
1、通过课程设计使学生能熟练掌握一种EDA软件（MAXPLUS2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。
2、通过课程设计使学生能利用EDA软件（MAXPLUS2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VerilogHDL硬件描述语言输入法。
3、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。
基本实验项目
A.3线-8线译码器
步骤
1:
进入Windows操作系统，打开MAX+plus2；
2;
启动File\ProjectName菜单，输入设计文件的名称（原理图文件的扩展名为.gdf）
3.点击Assign\Device菜单，选择器件（例如EPF10K10LC84-4），OK
4.启动File\New菜单，选择GraphicEditorfile,OK，打开原理图编辑器
5.原理图设计输入
（1）元器件放置在空白处双击鼠标左键，弹出器件选择界面，即可开始选择放置
（2）在器件之间添加连线把鼠标移到元器件引脚附近，则鼠标的光标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线
6.给输入输出引脚命名
7.保存原理图。
对如第一次输入的新原理图，出现类似文件管理的对话框，将文件存入用户库、文件名为.gdf
8.编译启动Max+plus2\Compiler菜单，按Start开始编译。
编译成功，自动生成.sof和.pof文件。
否则会显示出错提示
9.时序模拟仿真
（1）建立波形输入文件
（2）编辑输入节点波形
（3）时序模拟仿真
10.管脚分配启动Max+plus2\FloorplanEditor即可进行管脚分配。
可以自动也可以手动，实验中采取手动分配（注意：
在管脚分配之前原理图要置顶）
11.管脚分配结束后还要进行一次编译
12.下载
（1）用专用连接线将计算机并行口与下载箱连接，打开实验箱电源
（2）启动Max+plus2\programmer菜单，再点击Configure即可进行下载
13.设计文件下载到PLD芯片后，根据步骤10管脚分配的结果，改变数据开关的电平，验证试验结果
用图形输入法的3线-8线译码器的原理图如下：
用VerilogHDL设计3线-8线译码器的步骤和用图像法基本相似，其保存的是.v文件，.v文件描述的功能模块可以生成一个符号，放在用户库中，供其他原理图输入文件调用
在硬件描述语言输入界面下，键入3线-8线译码器VerilogHDL代码如下：
moduledecoder（out,in）;
output[7:
0]out;
input[2:
0]in;
reg[7:
always@（in）
begin
case（in）
3'
d0:
out=8'
b00000001;
d1:
b00000010;
d2:
b00000100;
d3:
b00001000;
d4:
b00010000;
d5:
b00100000;
d6:
b01000000;
d7:
b10000000;
endcase
end
endmodule
B.十进制加法计数器VerilogHDL代码如下：
modulejsq10（q,clk,reset）;
output[3:
0]q;
reg[3:
inputclk,reset;
always@（posedgeclkornegedgereset）
if（~reset）q<
=0;
elsebegin
if（q[3:
0]==4'
b1001）q<
else
q<
=q+1;
用图形输入法的十进制加法计数器的原理图如下（方法同3线-8线译码器相同）：
C.六十进制计数器VerilogHDL代码如下：
modulejsq60（qh,ql,clk,reset）;
0]qh;
0]ql;
0]qh;
0]ql;
if（~reset）{qh,ql}<
if（{qh,ql}==8'
h59）{qh,ql}<
if（ql==9）beginql<
qh<
=qh+1;
ql<
=ql+1;
用图形输入法的六十进制加法计数器的原理图如下（方法同3线-8线译码器相同）：
十二进制VerilogHDL代码如下：
modulejsq12（qh,ql,clk,reset）;
=1;
h12）{qh,ql}<
二十四进制加法计数器VerilogHDL代码如下：
modulejsq24（qh,ql,clk,reset）;
h23）{qh,ql}<
原理图如下：
Led模块的VerilogHDL代码如下：
moduleled（a,b,c,d,e,f,g,D）;
outputa,b,c,d,e,f,g;
input[3:
0]D;
rega,b,c,d,e,f,g;
always
@（D）
case（D）
4'
{a,b,c,d,e,f,g}=7'
b1111110;
b0110000;
{a,b,c,d,e,f,
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