深圳大学 计算机组织与体系结构答案 白中英文档格式.docx

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3、

（3）设该128K8位的DRAM芯片的存储阵列为5122568结构，则如果选择一个行地址进行刷新，刷新地址为A0A8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms，即要在8ms内进行512次刷新操作。

采用异步刷新方式时需要每隔

进行一次，可取刷新信号周期为15.5s。

5、要求用256K×

l6位SRAM芯片设计1024K×

32位的存储器。

SRAM芯片有两个控制端：

当CS有效时，该片选中。

当W/R＝1时执行读操作，当W/R=0时执行写操作。

解：

，共需8片，分为4组，每组2片

即所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。

由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器

字长位数扩展：

同一组中2个芯片的数据线，一个与数据总线的D15~D0相连，一个与D31~D16相连；

其余信号线公用（地址线、片选信号、读写信号同名引脚互连）

字单元数扩展：

4组RAM芯片，使用一片2:

4译码器，各组除片选信号外，其余信号线公用。

其存储器结构如图所示

7．某机器中，已知配有一个地址空间为0000H3FFFH的ROM区域。

现在再用一个RAM芯片（8K×

8）形成40K×

l6位的RAM区域，起始地为6000H。

假设RAM芯片有

和

信号控制端。

CPU的地址总线为A15A0，数据总线为D15D0，控制信号为

（读/写），

（访存），要求：

（1）画出地址译码方案。

（2）将ROM与RAM同CPU连接。

（1）由于RAM芯片的容量是8K×

8，要构成40K×

16的RAM区域，共需要

，分为5组，每组2片；

8K=213，故低位地址为13位：

A12~A0

每组的2片位并联，进行字长的位扩展

有5组RAM芯片，故用于组间选择的译码器使用3:

8译码器，用高3位地址A15~A13作译码器的选择输入信号

地址分配情况：

各芯片组

各组地址区间

A15

A14

A13

138的有效输出

ROM

0000H3FFFH

1

RAM1

6000H7FFFH

RAM2

8000H9FFFH

RAM3

A000HBFFFH

RAM4

C000HDFFFH

RAM5

E000HFFFFH

注：

RAM1RAM5各由2片8K8芯片组成，进行字长位扩展

各芯片组内部的单元地址是A12~A0由全0到全1

（2）ROM、RAM与CPU的连接如图：

8、

8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。

存储周期T＝100ns，数据总线宽度为64位，总线传送周期，=50ns。

求：

顺序存储器和交叉存储器的带宽各是多少?

顺序存储器和交叉存储器连续读出m=8个字的信息总量都是：

q=64位×

8=512位

顺序存储器和交叉存储器连续读出8个字所需的时间分别是：

t1=mT=8×

100ns=8×

10-7s

t2=T+（m-1）τ=100ns+7×

50ns=450ns

=4.5×

10-7s

顺序存储器和交叉存储器的带宽分别是：

W1=q/t1=512/（8×

10-7）=64×

107[位/s]

W2=q/t2=512/（4.5×

10-7）=113.8×

107[位/s]

10、

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9、

第五章

8/

13、