基于CPLD的移动通信调制编码技术的研究毕业设计报告Word文档格式.docx

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第一章绪论

1.1研究背景

近年来，随着半导体工艺技术和设计方法的迅速发展，系统级芯片SOC（System-on-Chip）的设计得以高速发展。

但是，由于SOC产品设计具有开发周期相对较长、高成本和高风险等特点，对市场的变化非常敏感，这使得SOC在消费电子、汽车电子、工业设计领域的发展进程仍然缓慢。

与此同时，当今的制造工艺能够提供更多更高速的逻辑、更快的I/O和更低价位的新一代可编程逻辑器件，现场可编程门阵列CPLD（ComplexProgrammableLogicDevice）己然进入嵌入式应用领域，高性能CPLD也不再局限于引进系统粘合逻辑，也可作为SOC平台。

由于CPLD的现场可编程特征，它己成为更具灵活性和广泛性发展前景的工业设计平台。

与传统电路设计方法相比，CPLD具有功能强大、开发过程投资小、周期短、便于修改及开发工具智能化等特点。

使用CPLD器件设计数字电路，不仅可以简化设计过程，而且可以降低整个系统的体积和成本，增加系统的可靠性。

CPLD可轻易地被修改变更、修复缺陷，或在用户需要升级和配合市场发展时去创制未来的衍生产品。

它们无需花费传统意义下制造集成电路所需大量时间和精力，避免了投资风险，成为电子器件行业中发展最快的一族。

1.2研究思路和方案分析

设计调制解调器，可以考虑用通用DSP芯片的方案。

这种方案的通用DSP具备灵活的可编程性和高效的性能，有的甚至还集成了通用微控制器。

方框图如图1-1所示：

图1-1通用DSP方案

通用DSP都是按程序循序执行，即串行构架，这限制了通用DSP不能达到很高的速度。

但是调制和编码单元中往往用到滤波器，乘法器，直接频率合成器等需要高速时钟的器件。

虽然通用DSP具有哈佛结构，多重总线，超标量流水线，分支预测等先进的技术，但是都不可能从本质上改变程序循序执行的缺点，在需要高速应用的场合通用DSP往往不能胜任。

而使用专用DSP虽然能解决好速度的问题但是可编程能力有限。

下面我们用CPLD代替上面方案中的通用DSP和变频器。

方框图如图1-2所示：

图1-2CPLD方案

CPLD内部有丰富的资源能配置成各种形式的电路。

用CPLD代替通用DSP后不仅灵活性没有降低，性能却有极大的提高。

CPLD内部能被编成将所有的功能以并行方式执行大大加快了速度。

对于要求更高性能使还能使用流水线设计进一步提高数据吞吐量。

CPLD可以设计多个并行模块的系统，速度高，同时具有高度灵活甚至能改变系统构架。

前一种通用DSP方案主要是指目前己广泛使用的DSP处理器的解决方案，包括一系列软硬件技术与开发技术。

采用DSP处理器（如TI的TMS32OC系列）的解决方案日益面临着不断增加的巨大挑战，而自身的技术瓶颈（如运行速度、吞吐量、总线结构的可变性、系统结构的可重配置性、硬件可升级性等等）致使这种解决方案在DSP的许多新的应用领域中的道路越走越窄;

后一种CPLD方案则是基于SOPC（可编程片上系统）技术、EDA技术与CPLD实现方式的DSP技术，是现代电子技术发展的产物，它有效地克服了传统DSP技术中的诸多技术瓶颈，在许多方面显示了突出的优势，如高速与实时性，高可靠性，自主知识产权化，系统的重配置与硬件可重构性，单片系统的可实现性，以及开发技术的标准化和高效率。

因此我们采用后面一种方案完成系统设计，进行数字调制解调和编码译码技术的研究，使用VHDL硬件描述语言可以快速高效地设计出具有复杂结构和算法的系统，同时优化算法和结构达到节省硬件资源和高效率开发的特点。

1.3论文的主要工作

本文的调制解调和编码译码方法的是基于CPLD的开发技术，利用CPLD完成调制解调和编码译码的过程。

开发手段是QuartusII工具软件的应用。

论文安排如下：

第1章：

概括了调制解调器的研究背景，明确了本文的研究思路和所用方案，对本文的主要工作和文章安排进行了介绍。

第2章：

介绍了可编程逻辑器CPLD、可编程片上系统开发软件QuartusII及硬件描述语言VHDL。

第3章：

介绍了系统的理论基础及一般原理，整个系统采用模块化设计，详细介绍M序列、调制、解调、编码、译码五个模块的设计。

第4章：

硬件部分，画出了整个系统的硬件原理图，显示并分析了测试到的波形。

第5章：

总结全文内容，提出了本课题有待于进一步深入研究的问题。

第2章可编程片上系统开发技术

2.1可编程逻辑器件简介

可编程逻辑器PLD（Progr~ableLogicDeviees）从20世纪70年代发展到现在，己形成了许多类型的产品，其结构、工艺、集成度、速度和性能都在不断的改进和提高。

PLD又可分为简单低密度PLD和复杂高密度PLD。

可编程阵列逻辑器件PAL（ProgranunableArrayLogic）和通用阵列逻辑器件GAL（GenerioArrayLogic）都属于简单PLD，结构简单，设计灵活，对开发软件的要求低，但规模小，难以实现复杂的逻辑功能。

随着技术的发展，简单PLD在集成度和性能方面的局限性也暴露出来。

其寄存器、I/O引脚、时钟资源的数目有限，没有内部互连，因此包括复杂可编程逻辑器件CPLD（ComPlexPLD）和现场可编程门阵列器件FPLD（FieldProgrammableGateArray）在内的复杂PLD迅速发展起来，并向着高密度、高速度、低功耗以及结构体系更灵活、适用范围更广阔的方向发展。

CPLD具备阵列型PLD的特点，结构又类似掩膜可编程门阵列，因而具有更高的集成度和更强大的逻辑实现功能，使设计变得更加灵活和易实现。

相对于CPLD，它还可以将配置数据存储在片外的EPROM或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓的现场可编程。

所以CPLD得到了更普遍的应用。

2.2可编程片上系统开发软件

Altera的QuartusII开发平台，它囊括了从设计输入、综合、布局布线、仿真、时序分析、下载验证等所有设计流程，是一个完整的开发平台，能满足多种设计的需要，是SOPC设计的综合环境和SOPC开发的基本设计工具，并为AlteraDSP开发包进行系统模型设计提供了集成综合环境。

QuartusII设计工具完全支持VHDL，Verilog的设计流程，其内部嵌有VHDL，Verilog逻辑综合器。

QuartusII可以进行基于CPLD的DSP系统开发，是DSP硬件系统实现的关键EDA工具。

Quartusll包括模块化的编译器。

编译器包括的功能模块有分析综合器、适配器、装配器、时序分析器、设计辅助模块、EDA网表文件生成器、编辑数据接口等。

以通过选择startComPilation来运行所有的编译器模块，或通过选择ComPilerTool，在ComPilerTool窗口中运行该模块来启动编译器模块。

此外，QuartusII还包含许多十分有用的LPM（LibraryofparameterizedModules）模块，他们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量应用，也可与QuartusII普通文件一起使用。

Altera提供的可参数化宏功能模块和LPM函数均基于Altera器件的结构作了优化设计。

在许多使用情况中，必须使用宏功能模块才可以使用某些特定器件硬件功能，如DSP模块，片上存储器，PLL等。

这可以通过QuartusII中的MegawizardPlug-inManager来建立Altera宏功能模块、LPM函数和IP函数，用于QuartusII综合工具中的设计。

一般设计流程如图2-1所示

图2-1QuartusII一般设计流程

2.3硬件描述语言VHDL简介

硬件描述语言VHDL（VeryHighSpeedIntegratedCireuitHardwareDescriptionLanguage）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式。

与传统的门级描述方式相比，它更适合于大规模集成电路系统的设计。

VHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流、行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能。

VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。

与其它的HDL相比，VHDL具有更强大的行为描述能力，从而决定了它称为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证利用VHDL语言设计数字系统硬件电路，一般采用的是自顶向下（TOP-DOWN）的设计方法。

自顶向下是指从系统总体要求出发，在顶层进行功能方框图的划分和结构设计。

在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。

然后利用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是CPLD电路或专用集成电路。

由于设计的主要仿真和调试过程是在高层次上完成的，这一方面有利于早期发现结构设计上的失误，避免设计工作的浪费，同时减少了逻辑功能仿真的工作量，提高了设计的一次成功率。

第三章系统的组成及工作原理

本课题是在QuartusII环境下，进行移动通信中常用调制解调方法、信道编译码方法研究。

系统总原理框图如图3-1所示：

3.1M序列产生器

M序列是最长线性反馈移位寄存器序列的简称。

它是由带线性的移存器产生的周期最长的序列。

文中的m序列是由一个4级线