VHDL与数字集成电路设计VHDL3-1PPT文档格式.ppt

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边沿敏感DClkQClkDQDClkQClkDQ锁存器类型锁存器类型基于锁存器的设计基于锁存器的设计Nlatchistransparentwhenff=0Platchistransparentwhenff=1NLatchLogicLogicPLatchff时间约束时间约束tCLKtDtc22qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQ正反馈与双稳态正反馈与双稳态Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1双稳态双稳态Gainshouldbelargerthan1inthetransitionregion基本锁存器电路基本锁存器电路DCLKCLKDConvertingintoaMUXForcingthestate（canimplementasNMOS-only）多路选择器锁存器多路选择器锁存器Negativelatch（transparentwhenCLK=0）Positivelatch（transparentwhenCLK=1）CLK10DQ0CLK1DQ具体电路具体电路主从寄存器主从寄存器TwooppositelatchestriggeronedgeAlsocalledmaster-slavelatchpair具体电路具体电路Multiplexer-basedlatchpair建立时间建立时间降低时钟负载的主从寄存器降低时钟负载的主从寄存器RS触发器触发器带有时钟控制的带有时钟控制的RS触发器触发器Cross-coupledNANDsAddedclock不同的状态储存机制不同的状态储存机制DCLKCLKQDynamic（charge-based）StaticC2MOS寄存器寄存器施密特触发器施密特触发器VTCwithhysteresisRestoressignalslopesCMOS施密特触发器施密特触发器MovesswitchingthresholdofthefirstinverterCMOS施密特触发器施密特触发器2数据寄存器及相关电路数据寄存器及相关电路最快数据传递：

时钟周期最快数据传递：

时钟周期数据寄存器及相关电路数据寄存器及相关电路最快数据传递时间：

时钟周期最快数据传递时间：

时钟周期在输入端添加控制电路，构成其他类型的触发器在输入端添加控制电路，构成其他类型的触发器DD触发器的控制与扩展触发器的控制与扩展数据寄存器及相关电路数据寄存器及相关电路数据寄存器及相关电路数据寄存器及相关电路DD触发器的控制与扩展触发器的控制与扩展并行寄存与移位寄存并行寄存与移位寄存数据寄存器及相关电路数据寄存器及相关电路多功能移位寄存器多功能移位寄存器数据寄存器及相关电路数据寄存器及相关电路第四章第四章算数逻辑单元算数逻辑单元4.1加法器加法器4.2乘法器乘法器VHDL与数字集成电路设计与数字集成电路设计加法器设计加法器设计加法运算从最低位开始，逐步向高位进行；

加法运算从最低位开始，逐步向高位进行；

每一位相加时，产生每一位相加时，产生11位结果（位结果（ss），同时产生），同时产生11位进位进位（位（cc）；

）；

最低位相加时，只需要考虑最低位相加时，只需要考虑22个数据的相加：

半加；

个数据的相加：

其余位相加时，需要考虑其余位相加时，需要考虑33个数据的相加：

全加。

4.1加法器、算数逻辑单元加法器、算数逻辑单元加法器设计加法器设计半加器半加器4.1加法器、算数逻辑单元加法器、算数逻辑单元加法器设计加法器设计全加器全加器4.2加法器、算数逻辑单元加法器、算数逻辑单元利用半加单元设计全加器利用半加单元设计全加器4.2加法器、算数逻辑单元加法器、算数逻辑单元可扩展的串行加法器：

可扩展的串行加法器：

采用全加器级联构成采用全加器级联构成4.2加法器、算数逻辑单元加法器、算数逻辑单元4位串行加法器：

位串行加法器：

ASIC设计设计第第1级采用半加；

级采用半加；

最高级取消进位。

4.2加法器、算数逻辑单元加法器、算数逻辑单元36Full-AdderFull-Adder37TheBinaryAdderTheBinaryAdder38ExpressSumandCarryasafunctionofP,G,DExpressSumandCarryasafunctionofP,G,DDefine3newvariablewhichONLYdependonA,BGenerate（G）=ABPropagate（P）=ABDelete=ABCanalsoderiveexpressionsforSandCobasedonDandPPropagate（P）=A+BNotethatwewillbesometimesusinganalternatedefinitionfor39TheRipple-CarryAdderTheRipple-CarryAdderWorstcasedelaylinearwiththenumberofbitsGoal:

Makethefastestpossiblecarrypathcircuittd=O（N）tadder=（N-1）tcarry+tsum40ComplimentaryStaticCMOSFullComplimentaryStaticCMOSFullAdderAdder28Transistors41InversionPropertyInversionProperty42MinimizeCriticalPathbyReducingInvertingMinimizeCriticalPathbyReducingInvertingStagesStagesExploitInversionProperty43ABetterStructure:

TheMirrorAdderABetterStructure:

TheMirrorAdder44TransmissionGateFullAdderTransmissionGateFullAdder45ManchesterCarryChainManchesterCarryChain46ManchesterCarryChainManchesterCarryChain47Carry-BypassAdderCarry-BypassAdderAlsocalledCarry-Skip48Carry-BypassAdder（cont.）Carry-BypassAdder（cont.）tadder=tsetup+Mtcarry+（N/M-1）tbypass+（M-1）tcarry+tsum49CarryRippleversusCarryBypassCarryRippleversusCarryBypass50Carry-SelectAdderCarry-SelectAdder51CarrySelectAdder:

CriticalPathCarrySelectAdder:

CriticalPath52LinearCarrySelectLinearCarrySelect53SquareRootCarrySelectSquareRootCarrySelect54LookAhead-BasicIdeaLookAhead-BasicIdea55Look-Ahead:

TopologyLook-Ahead:

TopologyExpandingLookaheadequations:

Alltheway:

56LogarithmicLook-AheadAdderLogarithmicLook-AheadAdder57CarryLookaheadTreesCarryLookaheadTreesCancontinuebuildingthetreehierarchically.58TreeAddersTreeAdders16-bitradix-2Kogge-Stonetree59Example:

DominoAdderExample:

DominoAdderPropagateGenerate60Example:

DominoAdderPropagateGenerate第四章算数逻辑单元第四章算数逻辑单元4.1加法器加法器4.2乘法器乘法器VHDL与数字集成电路设计与数字集成电路设计88位乘法器设计：

基于基本单元的扩展设计位乘法器设计：

基于基本单元的扩展设计22位乘法器：

由位乘法器：

由11位乘法结果相加而成位乘法结果相加而成成本：

成本：

4+4+44+4+4门门时间：

时间：

1+31+34.3数据累加与乘法器设计数据累加与乘法器设计88位乘法器设计：

基于基本单元的扩展设计44位乘法器：

由22位乘法结果相加而成位乘法结果相加而成44个个22位乘法器并行运位乘法器并行运算，产生算，产生44组数据，然组数据，然后进行相加。

后进行相加。

4.3数据累加与乘法器设计数据累加与乘法器设计65TheBinaryMultiplicationTheBinaryMultiplication66TheArrayMultiplierTheArrayMultiplier67TheMxNArrayMultiplierTheMxNArrayMultiplierCriticalPathCriticalPathCriticalPath1&

268Carry-SaveMultiplierCarry-SaveMultiplier69MultiplierFloorplanMultiplierFloorplan70Wallace-TreeMultiplierWallace-TreeMultiplier71Wallace-TreeMultiplierWallace-TreeMultiplier72TheBinaryShifterTheBinaryShifter73TheBarrelShifterTheBarrelShifterAreaDominatedbyWiring744x4barrelshifter4x4barrelshifterWidthbarrel2pmM75LogarithmicShifterLogarithmicShifter760-7bitLogarithmicShifter0-7bitLogarithmicShifterA3A2A1A0Out3Out2Out1Out0