相位测量方案Word文件下载.doc

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方案三的读数与异或得到的信号同步，不存在遗漏问题，误差很小，故采用此方案。

相位测量方案

方案一：

采用脉冲填充计数法。

将正弦波信号整成方波信号，对两路方波信号进行异或操作之后输出脉冲序列的脉宽可以反映两列信号的相位差，以输入信号所整成的方波信号作为基频，经锁相环倍频得到的高频脉冲作为闸门电路的计数脉冲，由单片机对获取的计数值进行处理得到两路信号的相位差。

鉴相部分同方案一，将两路方波信号异或后与晶振的基准频率进行与操作，得到一系列的高频窄脉冲序列。

通过两片计数器同时对该脉冲序列以及基准源脉冲序列进行计数，一路方波信号送入单片机外部中断口，作为控制信号控制两片计数器。

得到的两路计数值送入单片机进行处理得相位差值。

对以上方案进行比较，方案一在所测频率较高时，受锁相环工作频率等参数的影响会造成相位差测量的误差，采用方案二由高精度的晶振产生稳定的基准频率，可以满足系统高精度、高稳定度的要求。

相位测量论证与选择

利用单片机实现测量相位差，实现框图如图1-1所示。

图1-1利用单片机实现测量相位差原理图

直接利用单片机的内部时钟以异或门的输出为闸门进行计数。

理论上晶振为12M时MCS-51单片机的最窄脉宽为1us，误差即为1us。

当要实现的步进时，计数脉宽最少为360us，以正弦波计，最高的频率为＝2.78KHz。

显然，此种方法硬件原理上难以保证测量精度，需在软件上采用技术来提高精度，增加了软件量。

采用相差－电压测量法。

即通过数字鉴相器，如异或门鉴相电路输出相差脉冲，经过低通滤波器滤出其中的直流成分（其中含有相位信息），设计原理框图如图1-2所示。

图1-2数字鉴相、相位－电压法原理框图

此方案为数字方法与模拟方法相结合，数字鉴相器的设计解决了模拟鉴相器的频带限制，但精度问题依然存在。

采用相差－时间测量法。

设计原理框图如图1-3所示。

图1-3数字鉴相、相位－时间法原理框图

两路信号A、B的相位差通过测量鉴相输出脉冲的时间宽度得到。

再通过鉴相器的两输入信号的上升沿控制计数器的数据锁存、清零测出相差脉冲宽度。

数字鉴相波形图如图1-4所示。

图1-4数字鉴相波形图

输入信号A的上升沿先锁存上次周期计数值，然后使计数器清零并重新启动计数；

输入信号B的上升沿锁存脉宽计数值。

则相位差的计算公式为：

（1-1）

从（1-2）式可以看出，相差的精度只与有关，而与被测信号的频率和计数时标频率的精度无关，从而消除了这两者对测量精度的影响。

只要选取适当的计数时标使有效位数不低于4位，则相差的精度能达到0.1度。

此方案的相位测量精度高且便于控制。

因此选用方案三。

1.2.1相位测量方案

相位测量方案的关键问题是相位测量方法的选择。

基于数字鉴相技术实现的方案

CD4046鉴相电路输出经AD0809采样后的数据送到FPGA，经过处理后，输出到LED显示相位，原理方框图如图1.2.1所示。

锁相环

（CD4046）

A/D采样

（AD0809）

数据处理

（FPGA）

显示

相位值

输入信号

图1.2.1数字鉴相技术实现相位测量原理方框图

利用高精度比较器实现的方案

将移相信号与基准信号分别送到两个过零比较器，使双极性的正弦波转换成单极性的方波。

若两路正弦波存在相位差，那么两路方波也必定存在相同的相位差值。

将相位差值对应的时间间隔作为FPGA对50MHz的脉冲数的计数时间，从而得到正弦波的相位差为：

其中，n为方波相位差对应时间间隔内的脉冲数，N为方波一个周期内的脉冲数。

上述两种方案从对硬件的要求而言，方案一在FPGA芯片基础上需要一片CD4046和一片AD0809，而方案二则在FPGA芯片基础上只需要一片LM393；

从测量性能方面来说，在低频率方面，方案一的相位差总共只能有256个量级，而采用通过FPGA记脉冲数的方法测量的精度将远远高出此量级。

因此，选用方案二，采用比较器LM393和FPGA来实现测相。

相位差测量

将被测的两路正弦波信号整成方波信号，利用异或门电路进行鉴相处理，将得到的脉冲序列经过RC平滑滤波取出其直流分量，该直流电平的幅值与两路信号的相位差成正比，将此信号送入A/D转换器由单片机进行运算处理从而计算出相位差值。

采用脉冲填充计数法，将正弦波信号整成方波信号，其前后沿分别对应于正弦波的正相过零点与负相过零点，对两路方波信号进行异或操作之后输出脉冲序列的脉宽可以反映两列信号的相位差，以输入信号所整成的方波信号作为基频，经锁相环倍频得到的高频脉冲作为闸门电路的计数脉冲，由单片机对获取的计数值进行处理得到两路信号的相位差。

将两路被测正弦波信号整成方波信号，通过图3-5所示的鉴相器，输出一路具有不同占空比的脉冲波形。

由图３-６的仿真波形可知，该脉冲信号的占空比与这两路信号

图3-5鉴相器原理图

图3-6鉴相器的仿真波形

的相位差成正比：

　相位差=N1*360°

/（N1+N2）　　　　　　　　　（3-5）

其中N1是高电平脉宽时间内的计数器，N2是低电平脉宽时间内的计数值。

对以上三种方案进行比较，方案一在低频段时，RC滤波电路的输出波动很大，难以达到要求的相位精度，而方案二在所测频率较高时，受锁相环工作频率等参数的影响会造成相位差测量的误差，极大地影响测量的精度，采用方案三由高精度的晶振产生稳定的基准频率，可以满足系统高精度、高稳定度的要求。

3’相位测量及显示电路：

本部分电路不采用相敏整流法，避免了模拟电路得不好控制，不易数字化的缺点，而是采用单片机89c52，利用高频计数器cd4040和逻辑电路来实现的相位测量。

这部分的电路图是

工作原理：

由于这部分的输入是有相移的两路正弦信号，而要实现其数字化，所以要把正弦信号转化成方波信号，其电路如下：

output输出的波形为

output输出的波形再与固定的晶振脉冲相与非产生新的脉冲信号，作为CD4040的CP脉冲，计算脉冲个数。

CD4040工作方式：

当RST脚为“0”时，计数器开始计数，CLK脚为脉冲输入端；

当RST脚为“+1”时，计数器的各脚清零。

所以在output脚输出的信号的一个周期内，计数器计数一次。

为扩大测量的相移差的范围，采用两片CD4040.达到24位的要求。

计算参数如下：

设晶振的周期为Ts,两个正弦波变换成方波后的周期为To,output输出的信号的低电平的时间为T,则对应的相移对应的时间为To/2-T;

CD4040计数的数值为N.则T=N*Ts,则T’=To-N*Ts;

得相移对应的晶振个数N’=（To-N*Ts）/Ts;

每个晶振个数对应一定的相移：

A0,

则总的相移：

A0*N’

在一个周期内，测得的计数脉冲的个数通过8255传给单片机89c52,进行计算，从而达到通过软件达到现视的目的。

此设计通过8279达到显示管的驱动。

1、相位测量仪

相位-电压转化法；

两个频率相同，相位不同被测正弦信号，经限幅放大和脉冲整形后变成两个方波，在经微分得到两个对应被测信号负向过零瞬间的尖脉冲，利用非饱和型高速双稳态电路被这两组负脉冲所触发，输出周期为T、宽度为TX的方波，若方波幅度为Ug，则此方波的平均值即直流分量为：

因此，用低通滤波器将方波中的基波和谐波分量全部滤除后，输出电压即直流电压。

上式中T为被测信号的周期，TX由两信号的相位差决定。

TX与的关系为：

即

故有：

若A/D的量化单位取为Ug/3600,则A/D转换结果即为的度数。

相位-时间转化法；

首先将两个频率相同，相位不同的正弦信号通过过零比较器转变方波信号，然后进行异或运算，产生脉宽为TO、周期为T的另一方波，若计算时钟脉冲周期为，则在TX时间内的计数数值为：

即为相位差的度数。

分析与比较:

纵观上述两种方案，方案一是将相位差信号转变为电压信号进行测量，对单一频率信号的相位检测时，相位差信号与电压信号之间存在唯一对应关系，电压的高低反应了相位的大小，但当输入的信号频率在一定范围可变时，此方法不适用。

原因有二:

一是相位变化会引起输出电压信号的变化，二是频率变化也会影响输出信号的变化。

所以对于20Hz-20KHz范围内的信号检测系统的输出与被测信号的相位之间不存在唯一对应关系。

方案二是将相位差信号转变为时间信号进行测量，相位差与（TX/T）之间始终存在一一对应关系，因此不管频率如何变化，只要测量出（TX/T）大小，相位差的大小也就确定了。

因此我们采用方案二。

1.3相频特性测量

使用鉴相器，将相位差转换为电压值测量。

由于受到鉴相器的性能限制，此方案精度不太高。

相位差可以通过占空比进行测试，但正弦波占空比不易测量，因此需先将正弦波通过过零比较整形为方波。

再由如下图所示原理将通过被测网络前的方波信号f1和通过被测网络后的信号f2相与，从而得到两者的相位差A，再将A和高频脉冲B相与得到C，对C进行多周期计数来求得每个周期中高电平占空比，即可得到相差。

图1-1

综上考虑，方案二的测量精度高，我们采用了方案二。

（二）．相频特性测试原理及实现

首先将输入输出信号分别通过电压比较器整形为方波，然后送

鉴相器鉴相，经低通滤除其中的交流成份，取出直流成份，得到被测网络相移信号，送A/D进行数据采集。

原理框图如下图所示：

图4-3相频特性测试框图

本系统鉴相器利用CD4046锁相环的鉴相器（是异或门鉴相），其鉴相特性如图4—4所示：

图4—4　鉴相特性

从特性看它只能给出相移的大小信息，而无法判断超前与滞后，所以我们另加一个相位极性判别电路。

该电路如图4－5所示：

图4—5（ａ）　　　　　　　　　图4—5（b）

将整形后的被测网络输入信号加到D触发器CP端，将整形后的被测网络输出信号加到触发器的D端，如图4—5（b）所示，若超前，则对应上升沿处，为1，则D触发器输出为1。

反之，滞后，则D触发器输出为0，将其输出送往单片机，即