数字秒表毕业论文Word格式.doc
《数字秒表毕业论文Word格式.doc》由会员分享，可在线阅读，更多相关《数字秒表毕业论文Word格式.doc（30页珍藏版）》请在冰豆网上搜索。
数字式秒表是一种常用的计时工具，以其价格低廉、走时准确、使用方便、功能多而广泛用于体育比赛中，下文介绍了如何利用中小规模集成电路和半导体器件进行数字式秒表的设计。
本设计中数字秒表的最大计时是59分59.99秒，也就是说分辨率是0.01秒，最后计数结果用数码管显示，需要实现清零、启动计时、暂停计时、继续计时等功能。
当计时停止的时候，由开关给出一个清零信号，使得所有显示管全部清零
在本次实验中由六片74LS160构成两个100进制计数器和一个60进制计数器来实现秒表的计数功能。
由于需要比较稳定的信号，我们用555定时器与电阻和电容组成的多谐振荡器产生100HZ的信号，用六个数码管显示计时，最后在电路中加入了两个控制开关一个控制电路的启动和暂停；
另一个控制电路的清零。
摘要
电子式秒表是一种用数字电路技术实现时、分、秒计时的装置，无机械装置，具有较长的使用寿命，因此得到了广泛的使用。
电子式秒表从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
本次实验所做电子式秒表由信号发生系统和计时系统构成。
由于需要比较稳定的信号，所以信号发生系统555定时器与电阻和电容组成的多谐振荡器构成，信号频率为100HZ。
计时系统由计数器、译码器、显示器组成。
计数器由74LS160构成，由十进制计数器组成了一百进制和六十进制计数器，采用异步进位方式。
译码器由74LS48构成，显示器由数码管构成。
具体过程为：
由晶体震荡器产生100HZ脉冲信号先进入计数器，然后传入译码器，将4位信号转化为数码管可显示的7位信号，结果以“分”、“秒”、“10毫秒”依次在数码管显示出来。
该秒表最大计时值为59分59.99秒，“10毫秒”为一百进制计数器组成，“分”和“秒”为六十进制计数器组成。
关键词：
计时精度计数器显示器
第1章任务与要求
1．1系统概述
所为数字式秒表，所以必须有一个数字显示。
按设计要求，须用七段数码管来做显示器。
题目要求最大记数值为59，59，99，那则需要六个数码管。
选择信号发生器时，有两种方案：
一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。
其核心部分使用六个74LS160计数器采用串联方式构成，这种连接方式简单，使用元器件数量少。
由于555定时器的比较器灵敏度较高，输出驱动电流大，功能灵活，再加上电路结构简单，计算比较方便，所以CP脉冲是由555多谐振荡器产生的。
数字式秒表实际上是一个频率（100HZ）进行计数的计数电路。
由于数字式秒表计数的需要，故需要在电路上加一个控制电路，该控制电路清零、启动计时、暂停及继续计数等控制功能，同时需要一个分频电路把100kHZ分成100HZ的时间信号达到到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
数字电子钟的总体图如图所示。
由图可见，数字电子钟由以下几部分组成：
555振荡器和分频器组成的秒脉冲发生器；
秒表控制开关；
一百进制秒、六十进制分计数器和六十进制秒计数器；
以及秒、分的译码显示部分等
第2章系统方案设计
2.1方案论证与选择
数字式秒表，就需要显示数字。
根据设计要求，要用数码管来做显示器。
题目要求最大记数值为99分59.99秒，则需要一个8段数码管作为秒位（有小数点）和五个7段数码管作为分秒位。
要求计数分辨率为0.01秒，那么我们需要相应频率的信号发生器。
选择信号发生器时，有两种方案：
一种是用晶体振荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。
石英晶振荡器精度很高，一般都需要多级分频。
秒表核心部分——计数器，此次选择74LS160计数器。
它具有同步置数和异步清零功能。
主要是利用它可以十分频的功能。
计数脉冲是由555定时器构成的多谐振荡器，产生100赫兹脉冲。
如果精度要求高，也可采用石英振荡器。
在选择译码器的时候，有多种选择，如74LS47，74LS48等4-7线译码器。
如果选择7447，则用来驱动共阴极数码管；
如果选择7448，则用来驱动共阴极数码管。
在选择数码显示管时，可以利用六个数码管；
也可以借鉴简易数字频率计中的四位数码管来显示后四位，再用两个数码管显示分钟的两位。
本次设计中选择前一种方法。
2.2总体设计方案框图
图1总体设计思路方框图
2.3设计原理
本数字秒表电路主要包括以下三部分（如上图所示）：
2.3.1控制电路及时钟
本部分主要包括，555定时器电路产生100Hz矩形波振荡脉冲，两个控制按钮S1,S2分别控制秒表的复位/启动和暂停/继续。
2.3.2时钟分频计数电路
时钟分频电路的主要芯片为74LS160，主要电路为由74LS160与74LS04组成的十分频的分频电路以及由74LS160和74LS00组成的六分频的时钟分频电路。
2.3.3显示译码电路
该部分主要由显示译码电路7448和显示数码管组成。
第3章系统器件选择
3.1.时钟脉冲信号发生器及所需芯片
3.1.1用555定时器构成方波发生器
（1）555定时器引脚排列及功能表
图3.1555定时器引脚排列
1脚：
外接电源负端VSS或接地，一般情况下接地。
8脚：
外接电源VCC，双极型时基电路VCC的范围是4.5~16V，CMOS型时基电路VCC的范围为3~18V。
一般用5V。
3脚：
输出端Vo
2脚：
低触发端
6脚：
TH高触发端
4脚：
是直接清零端。
当端接低电平，则时基电路不工作，此时不论、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚：
VC为控制电压端。
若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
7脚：
放电端。
该端与放电管集电极相连，用做定时器时电容的放电。
在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为的情况下，555时基电路的功能表如下表所示：
表3.1555时基电路的功能表
（2）用555定时器构成方波发生器电路如下图所示。
其中
T1=（R1+R2）Cln2为充电时间
T2=R1Cln2为放电时间
T=T1+T2=（R2+2R1）Cln2为脉冲周期
F=1/T为振荡频率
图3.2555定时器构成方波发生器电路
调节R1使得多谐振荡器的输出为100Hz时钟脉冲，并接集成芯片74LS00（SA）的2号管脚,而SA的1号管脚则接暂停/继续按钮,暂停/继续按钮通过高低电平的转换以及74LS00的与逻辑运算实现对时钟脉冲CP的封锁与开通控制,而其他电路不受其影响。
74LS00的3号管脚输出接至U1（最低位十进制计数器74LS160）的时钟输入端作为时钟分频计数的基本时钟。
3.2时钟分频计数电路
时钟脉冲分频计数部分：
首先由十进制模块通过串行计数组成100分频电路，因为74LS160是同步十进制计数器，在Q3~Q0输出端为1001（即9）时，其进位端TC同时由0变为1，设计过程中采用的是置数清零法，而集成芯片74LS160为同步置数，此处如果TC直接接入下一级的时钟输入端，则会发生本位数字为9，而它的高位数字已经进位的现象。
要消除这种现象则可以在TC端与下一级的时钟端之间接入一个非门，使得TC输出反相，在本位输出进位脉冲时，其高位时钟接收到的为时钟的无效边沿（下降沿），而在本位自然清零时，高位才会接收到一有效时钟边沿（上升沿），从而达到正确进位的目的。
而六十进制与下级模块的级连，由于六进制模块在实现过程中已经接入了一个74LS00的与非门，故其输出不必再接非门，而是从该74L0的输出端接至高位时钟脉冲端。
应用74LS160的异步清零功能，将所有74LS160（U1~U6）的清零端MR全部并接至控制按钮S1（复位\开始按钮），通过S1对高低电平的转换实现清零。
图中所示
（1）～（6）的Q0~Q3端分别接从低位到高位的六个7448的A~D输入端。
集成芯片74LS160，其管脚排列如图所示。
图3.374LS160管脚排列
表3.2引脚功能如下表所示：
输入
输出
MR
PE
CET
CEP
CLK
P3
P2
P1
P0
Q3
Q2
Q1
Q0
X
1
D3
D2
D1
D0
计数
保持
3.2.1由集成芯片74LS160构成十分频器
74LS160本身即为同步十进制计数器，用以构成十分频器直接使用其进位输出端即可，需要注意的是，在级联过程中，因为74LS160计数过程为上升沿有效，而进位输出时CO端是由0变1，为上升沿，要使计数状态不缺失，需在CO与下一级的连接中串入一个非门。
如下图所示：
图3.4十分频器电路图
3.2.2使用芯片74LS160构成6进制计数器
由74LS160组成的六分频电路如下图所示电路，给CLK以点动单脉冲或频率较低的连续脉冲，Q端接发光二极管，观察发光二极管的状态。
同时进位输出端接发光二极管，观察并记录现象，看是否为六进制输出。
判断其正确性与可靠性，经验证该电路动作可靠，输出正确。
升级会员 