铜陵学院 数字电子技术第4章习题解答Word格式文档下载.docx
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(JT4-3)
由JT4-3式可知,电路能够实现选通要求,当M=1时,Y=A;
当M=0时,Y=B。
4-4.用与非门设计一个四人表决逻辑电路,结果按“少数服从多数”的原则决定。
解4-4
(1)列真值表
设四个人的意见为变量A、B、C、D,表决结果为函数Y。
按正逻辑给变量赋值:
同意为“1”,不同意为“0”;
提案通过为“1”,没通过为“0”,所列真值表如表JT4-4所示。
(2)写输出逻辑函数式
由表JT4-4可写输出逻辑函数式
(JT4-4a)
(3)化简
填卡诺图,如图JT4-4(a)所示合并最小项,得最简与—或式
(JT4-4b)
(4)画逻辑电路图
将式JT4-4(b)转换成与非—与非式
(JT4-4c)
按式JT4-4(c)用与非门画逻辑电路图,如图JT4-4(b)所示。
4-5某汽车驾驶员培训班进行结业考试,有A、B、C三名评判员,其中A为主评判员,B、C为副评判员。
在评判时,按少数服从多数的原则通过,但主评判员认为合格也可通过。
试列真值表,写输出逻辑函数式并化简为最简与或式,画逻辑电路图。
解4-5
(1)真值表如表JT4-5所示
由表JT4-5可写输出逻辑函数式
填卡诺图,如图JT4-5(a)所示合并最小项,得最简与—或式
(JT4-4b)
逻辑电路图如图JT4-5(b)所示。
4-6试设计一个三变量判奇逻辑电路。
当三变量ABC中有奇数个1时,电路输出为1,否则为0。
要求列真值表;
写输出逻辑函数的最小项之和函数式;
用与非门画逻辑图。
解4-6
(1)列真值表。
所列真值表如表JT4-6所示。
(JT4-6a)
(3)画逻辑电路图
因为要求用与非门画逻辑电路图,所以先将式JT4-6转换为与非—与非式
(JT4-6b)
根据JT4-6(b)画电路图,如图JT4-6所示。
4-7试用基本门设计一个组合逻辑电路,该电路输入端接收两个两位二进制数M、N,当M>N时,电路输出Y=1,否则Y=0。
解4-7令两个两位二进制数分别为M=AB,N=CD。
(1)列真值表.所列真值表如表JT4-7所示。
(2)填卡诺图化简。
如图JT4-7(a)所示,化简结果为
(JT4-7)
(3)画逻辑电路图。
根据式JT4-7画与或逻辑图如图JT4-7所示。
4-8试用与非门设计一个组合逻辑电路,该电路有两个输入端A、B,一个功能控制端M,当M=0时,电路实现同或功能;
当M=1时,电路实现异或功能。
解4-8
(1)列真值表。
所列如表JT4-8所示。
(2)写输出逻辑函数
由真值表可写输出逻辑函数式:
(JT4-8a)
式JT4-8不可再化简。
此函数的与非—与非式为
(JT4-8b)
用与非门按式JT4-8(b)画电路图,如图JT4-8所示。
4-9试用3/8译码器74LS138设计4-8题的逻辑电路。
解4-9题
4-9题的真值表如表JT4-8所示(此处略)。
由真值表写输出函数式如式JT4-8(a)。
用3/8译码器实现此函数时,附加一个4输入与非门即可,电路如图JT4-9所示。
4-10试用两片3/8译码器74LS138扩展为4/16译码器,不准附加门电路。
要求画出电路图,在图中标出四个输入端和十六个输出端。
解4-10连接电路如图JT4-10所示。
当输入代码的最高位A3=0时,
(1)片的使能端,
(1)片被选中,能将依次从端译出;
当输入代码的最高位A3=1时,
(2)片的使能端,
(2)片被选中,能将依次从端译出,从而,实现了4/16译码器的功能。
4-11图T4-11是用双2线一4线译码器74LS139组成的逻辑电路,试写出输出变量Y与输入变量A、B、C之间的逻辑函数式并化简为最简与或式,指出电路的逻辑功能。
解4-11
从图T4-11中看出,输入代码的最高位A是片选信号,用来将双2/4译码器扩展成3/8译码器。
当A=0时,选中
(1)片,所以
(1)片的Y3Y2Y1Y0即3/8译码器的Y3Y2Y1Y0;
当A=1时,选中
(2)片,所以
(2)片的Y3Y2Y1Y0即3/8译码器的Y7Y6Y5Y4。
因此,可写出电路的输出逻辑函数式。
(JT4-11)
由式JT4-11可知,电路实现的是二变量B、C的同或功能。
4-12试用一片双2/4译码器74LS139和门电路产生如下多输出逻辑函数的逻辑图。
解4-12
(1)将函数式L1、L2、L3写成最小项之和形式
(2)将一片双2/4译码器74LS139扩展成3/8译码器,再附加三个与非门实现L1、L2、L3。
其电路如图JT4-12所示。
4-13某工厂有A、B、C三个车间和一个发电站,站内有两台发电机M1和M2。
M2的容量是M1的两倍。
若一个车间开工,只需M1运行;
若两个车间开工,只需M2运行;
若三个车间开工,必需M1、M2都运行;
试用3/8译码器74LS138实现控制M1、M2运行的逻辑电路。
要求列真值表,写输出变量M1、M2的函数式,画逻辑电路图。
解4-13
4-13题的真值表如表JT4-13所示,由真值表可写输出逻辑函数式,见式JT4-13,根据函数式画出的逻辑电路图如图JT4-13所示。
4-14试用3/8译码器74LS138实现一位全减器的逻辑功能。
要求列真值表,写输出变量的函数式,画逻辑电路图。
解4-14
将两个减数用A、B表示,来自低位的借位信号用JI表示,向高位的借位信号用JO表示,列出的一位全减器的真值表如表JT4-14所示。
由真值表可写输出逻辑函数式,见式JT4-14,根据函数式画出的逻辑电路图如图JT4-14所示。
4-15试将一个2/4译码器用作为四路数据分配器,并将一组数据从此数据分配器的第二路(即Y2端)输出。
解4-15将数据从译码器的使能端输入,如图JT4-15所示,在地址码的控制下,可将数据从相应(和地址码相应)的输出端输出。
例如,要将数据分配到Y2端,令地址码即可,如表JT4-14所示。
当S=D3=1时,使能端条件不满足,译码器禁止译码,;
当S=D2=0时,使能端条件满足,,其余输出端均为1;
同理,当S=D1=1时,;
当S=D0=0时,。
结果,只有Y2端输出1010。
4-16用4选1数据选择器实现的某逻辑函数的电路如图T4-16所示,试写出输出逻辑函数式并指出电路的逻辑功能。
解4-16由图JT4-16可写出输出逻辑函数式L=A'
B'
+AB,这是同或逻辑功能。
4-17分析图T4-17电路,写出输出函数L的逻辑函数式。
74LS151为8选1数据选择器。
解4-17对于74LS151,当S=0时,其输出函数式为
(JT4-17a)
按图T4-17所示,将D、C、B、A带入JT4-16式可得
(JT4-17b)
整理的
(JT4-17c)
4-18图T4-18是用双4选1数据选择器组成的逻辑电路,试写出输出函数L与输入变量A、B、C、D之间的逻辑函数式。
解4-18
从图T4-18中看出,电路实现的是一个四变量的逻辑函数,其中,变量C、D对应原4选1数据选择器的地址码A1A0;
B是片选信号,用来将双4选1扩展成8选1,因此,对于扩展之后8选1数据选择器来说,B对应的是地址码A2;
当B=0时,选中
(1)片,所以
(1)的D3D2D1D0即8选1的D3D2D1D0;
当B=1时,选中
(2)片,所以
(2)的D3D2D1D0即8选1的D7D6D5D4。
根据上述分析,可列出8选1数据选择器各输入端与变量A、B、C、D的对应关系,见表JT4-18。
根据表JT4-18可写出图T4-17实现的逻辑函数式。
(JT4-18)
4-19试用4选1数据选择器产生逻辑函数
解4-19
(1)将函数式化为最小项之和形式
(JT4-18)
(2)选择数据选择器,并列出式JT4-18与数据选择器输入变量的对应关系
JT4-19式是三变量的函数,可用4选1数据选择器实现。
可令4选1数据选择器输入变量与JT4-198式输入变量的对应关系如表JT4-19所示
(3)画电路图
按表JT4-18的对应关系画电路图,如图JT4-18所示。
4-20试用4选1数据选择器74LS153设计4-8题的组合逻辑电路。
解4-20
习题4-20的真值表如表JT4-8所示(此处略),其输出函数式重新写在JT4-20中
(JT4-20)
用4选1数据选择器74LS153实现此函数时,可令数据选择器各输入端与式JT4-20输入变量的对应关系如表JT4-20所示
根据对应关系连接电路如图JT4-20所示。
4-21试用8选1数据选择器74LS151设计一个函数发生器,它的功能表如表T4-21所示。
要求写电路的输出函数式;
列出8选1数据选择器各输入端与待实现函数各输入变量的对应关系;
画电路图。
解4-21
(1)写输出函数式
由表T4-20可写出电路的输出函数式
(JT4-21a)
即
(JT4-21b)
(2)列出数据选择器各输入端与待实现函数输入变量的对应关系
可令8选1数据选择器各输入端与式JT4-21各输入变量的对应关系如表JT4-21所示。
根据对应关系画电路图如图JT4-21所示。
4-22试用双4选1数据选择器74LS153设计一个一位全加器。
要求列真值表(两个加数分别用A、B表示;
低位的进位信号用CI;
本位和用S表示;
向高位的进位信号用CO表示);
写输出逻辑函数式;
画逻辑电路图。
解4-22
见表JT4-22(a)
由表可写电路的输出函数式
(3)列出数据选择器输入输端与待实现函数输入变量的对应关系
用4选1数据选择器实现式JT4-22的函数,可将数据选择器的地址输入端A1A0对应函数变量A、B,其它对应关系见表JT4-22(b)
(4)根据对应关系画电路图
4-23试用一片4位二进制加法器74LS283将余3代码转换成8421BCD码。
解4-23余3码减去3等于8421BCD码,即:
(JT4-23a)
加法器只做加法运算,要实现相减运算可用加补码的运算方法。
设相加(减)的两个数均为正整数;
被加数为,从74LS283的端接入;
加数为,从74LS283的端接入;
相加时,应使A和C直接相加;
相减时,应使A和C的补码相加。
本题,=余3码,=0011,要利用74LS283实现式JT4-23(a),实现原理如下:
(JT4-23b)
根据式JT4-23(b)画电路图如图JT4-23所示。
4-24试用4位并行加法器74LS283设计一个加/减运算电路。
当控制信号M=0时