四位加法器及3线8线译码器设计Word格式.docx

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EDA技术就是依靠功能强大的电子计算机，在EDA工具平台上，对以硬件描述语言HDL（HardwareDescriptionLanguage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编辑、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。

EDA工具软件主要包括设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）及下载器5个模块。

而本次课设则分两部分，一是以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器；

二是通过上机实验掌握VerilogHDL文本输入语言和设计法，学习用VerilogHDL语言设计3线-8线译码器的方法。

目录

一、概述

1.目的与要求………………………………….（04）

2.设计环境………………………………………（05）

二、4位加法器设计实现过程

1.半加器的设计………………………………（07）

2.1位全加器的设计…………………………（13）

3.4位加法器的设计………………………...（16）

4、3线—8线译码器的设计……………………（18）

三、收获与心得体会

1目的与要求

1.1设计目的：

通过对4位加法器的设计，以及3线—8线译码器的文本编辑，切实掌握Quartus7.2软件及VerilogHDL语言的使用方法。

1.2要求

1.以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成：

（1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果；

（2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果；

（3）在1位全加器的基础上，设计4位加法器。

2、通过上机实验掌握VerilogHDL文本输入语言和设计法，学习用VerilogHDL语言设计3线-8线译码器的方法，掌握设计文本输入法的编辑、编译、仿真等操作方法。

1.2设计环境

QuartusII是Altera公司近几年推出的新一代、功能强大的可编辑逻辑器件（PLD）设计环境。

它提供了PLD设计的综合开发环境，是PLD设计的基础。

QuartusII集成环境支持PLD设计的设计输入、编辑、综合、布局、布线、时序分析、仿真、编程下载等EDA设计过程。

它支持多种编辑输入法，包括图形编辑输入法，VHDL、VerilogHDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。

另外，QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点.它还支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具.

此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；

支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

　　而MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。

Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。

QuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

它的可编程逻辑软件属于第四代PLD开发平台。

该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。

Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。

改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

支持MAX7000/MAX3000等乘积项器件

1.半加器的设计

（1）建立项目（Project）

使用QuartusII设计电路系统之前，需要先建立设计项目（project）。

本次半加器设计需先建立h_adder的设计项目。

执行“File”→“NewProjectWizard”命令，弹出对话框。

在对话框中第一栏中输入项目所在的文件夹名；

第二栏是设计项目名，需要输入新的设计项目名（此时，命名为“h_adder”）；

第三栏是顶层文件实体名，需要输入顶层文件实体的名称（此时，命名为“h_adder”）。

设计项目名和顶层文件实体名可以同名，一边在多层次系统设计中，以与设计项目同名的设计实体作为顶层文件实体名。

（2）选择元件，画原理图

①执行“File”→“New”→“BlockDiagram/SchematicFile”后，单击“OK”进入图形编辑方式的窗口界面，需要编辑的原理图如下图所示。

图1半加器原理图

②在原理图编辑窗口的任何一个位置双击，将弹出一个元件选择窗口。

或者在编辑窗口中右击，在弹出的选择对话框中选择“Insert”的“SymbolasBlock…”的选项，也可以弹出元件选择窗口。

在QuartusII工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。

③在元件选择对话框的“Name”输入栏中，输入上图所示的元件名称（即input（输入）、and2（二输入端的与门）、xor（异或门）和output（输出）等）。

这时，在符号库“Libraries”栏目中将列出了该库的基本元件的元件名。

双击这些元件名，即可得到该种元件符号。

（3）编辑半加器的原理图

半加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。

用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_adder．bdf”（注意后缀是．bdf）为文件名，存在自己建立的工程目录f:

\4weijiafeqi内。

进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。

（4）编译设计图形文件

设计好的图形文件一定要通过QuartusII的编译。

在QuartusII集成环境下，执行“Processing”→“StartCompilation”命令，开始对h_adder．Bdf文件进行编辑。

编辑过程包括分析与综合（Analysis&

Synthesis）、适配（Fitter）、编程（Assembler）和时序分析（TimingAnalyzer）等，并检查设计文件是否正确。

存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译（Compiler）对话框中指出错误类型和个数。

（5）生成元件符号

在QuartusII集成环境下，执行“File”菜单下的“CreateSymbolFile”命令，将通过编译的BDF文件生成一个元件符号，并保存在工程目录中。

这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。

（6）功能仿真设计文件

仿真，也称为模拟（Simulation）；

是对电路设计的一种间接的检测方法。

对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。

对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。

①建立波形文件

进行仿真时需要先建立仿真文件。

在QuartusII环境执行“File”→“New”命令，再在弹出的对话框中选择“OtherFiles”→“VectorWaveformFile”项后，波形编辑窗口即被打开。

②输入信号节点

在波形编辑方式下，执行“Edit”→“InsertNodeorBus…”→“NodeFinder”→“Filter”→“Pins：

all”（该项在“Filter”对话框栏目的下拉列表中）→“List”命令，这时在窗口左边的“NodesFound：

”（节点建立）将列出该设计项目的全部信号节点。

若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=>

”按钮，选中的信号即进入到对话框右边的“SelectedNodes＆Groups”（被选择的节点与组）框中。

如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“<

="

按钮。

节点信号选择完毕后，单击“OK”按钮即可。

③设置波形参量

QuartusII默认的仿真时间是1µ

s还需要为半加器输入信号a和b设定必要的测试电平等相关的仿真参数。

如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可执行“Edit”→“EndTime…”命令，在弹出的对话框中，输入适当的仿真时间域后，单击“OK”按钮完成设置。

④加入输入信号

点击“波形编辑工具”，为输入信号a和b设定测试电平（如下图所示），以便仿真后能测试so和co输出信号。

⑤波形文件存盘

执行“File”→“Save”命令，在弹出的“Saveas”对话框中单击“OK”按钮，以“h_adder.vwf”（注意后缀是．vwf）为文件名，存在自己建立的工程目录F:

\4weijiafaqi内，完成波形文件的存盘。

在波形文件存盘时，系统将本设计电路的波形文件名自动设置为与设计文件名同名，但文件类型是.vwf，因此可以直接单击“OK”确定按钮。

⑥进行仿真

波形文件存盘后，执行“Processing”→“StartSimulation”命令，或单击选项中“StartSimulation”命令按钮，即可完成对半加器设计电路的仿真，可通过观察仿真波形进行设计电路的功能验证，仿真结果如下图所示

2.1位全加器的设计

（1）编辑1位全加器的原理图

1位全加器可以用两个半加器及一个或门连接而成。

其原理图如图2所示。

图21位全加器的设计

在Quartus7.2图形编辑方式下，在用户目录中找到自己设计的半加器元件h_adder，并把它调入原理图编辑框中（调