数字电路与逻辑设计阶段练习三文档格式.docx

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6．钟控触发器也称同步触发器，钟控触发器状态的变化不仅取决于输入信号的变化，还取决于时钟脉冲CP的作用。

7．钟控触发器按结构和触发方式分，有同步触发器、维持阻塞（或边沿）触发器和主从触发器等种类。

8．钟控RS触发器的特征方程为：

=、RS＝0（约束条件）。

该特征方程反映了在CP作用下，钟控RS触发器次态和输入、及初态之间的逻辑关系，同时也给出了触发器的约束条件。

9．当CP无效时，触发器的状态为不变；

当CP有效时，触发器的状态为D。

10．JK触发器的特征方程为：

=。

当CP有效时，若==1，则JK触发器的状态为。

11．触发器的特征方程为：

当CP有效时，若=0，则触发器的状态为。

12．在实际应用中，为了确保数字系统可靠工作，要求触发器来一个CP至多翻转一次。

对于

同步式触发器来说，这就意味着在CP=1期间，必须保持输入信号稳定不变，否则，触发器状态将在此期间发生多次翻转。

13．主从触发器具有“主从”结构，并以“双拍”方式工作，从而有效地避免了电位式触发器在一个CP期间的多次翻转问题。

14．边沿触发器有两种实现方法，一种是利用内部电路时延的差异来实现，另一种是利用电路内部维持－阻塞线的作用来实现。

15．时序逻辑电路具备对过去时刻的状态进行记忆的功能，具有记忆功能的部件称为存储电路，时序逻辑电路中的存储电路主要由各类触发器构成。

16．时序逻辑电路一般由组合逻辑电路和存储电路两部分组成，其中后者主要由各类触发器构成。

17．时序逻辑电路在结构上有两个主要特点：

其一是包含由触发器等构成的存储电路；

其二是内部存在反馈通路。

18．时序逻辑电路的“现态”反映的是上一时刻电路状态变化的结果，而“次态”则反映的是当前时刻电路状态变化的结果。

19．时序逻辑电路按其不同的状态改变方式，可以分为同步时序逻辑电路和异步时序逻辑电路两种。

前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。

20．时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为Mealy型时序逻辑电路；

时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者根本就不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为Moore型时序逻辑电路。

21．根据触发器时钟作用方式的不同，计数器有同步计数器和异步计数器之分。

前者所有应翻转的触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。

22．根据计数过程中数字增减规律的不同，计数器还可分为增量计数器、减量计数器和可逆计数器三种。

23．寄存器是用以暂存二进制代码的电路，可分为基本寄存器和移位寄存器　　　。

24．左移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据乘以2的运算；

右移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据除以2的运算。

25．将移位寄存器的串行输出反馈到它的串行输入端，就构成了环形计数器；

将移位寄存器的串行反相输出反馈到它的串行输入端，就构成了扭环形计数器。

这两种计数器都可以用作分频电路。

二、选择题

1．若基本触发器的初始输入为=1、=0，当由“0”→“1”且随后由“1”→“0”时，触发器的状态变化为（B）。

A.“0”→“1”B.“1”→“0”C.不变D.不定

2．若基本触发器的初始输入为==1，当、同时由“1”→“0”且随后同时再由“0”→“1”时，触发器的状态变化为（D）。

3．当钟控RS触发器的CP=0时，若输入由“0”→“1”且随后由“1”→“0”，则触发器的状态变化为（C）。

4．CP有效时，若JK触发器状态由“0”翻转为“1”，则此时的输入、必定为（B）。

A.0、×

B.1、×

C.×

、1D.×

、0

5．设触发器的初态为，在CP=1期间，若主从触发器的输入信号初值为=1、=1，继而由1变0，最后也由1变0，则当CP下降沿到达后，触发器的状态为（D）。

A.0B.1C.D.

6．设触发器的初态为，在CP=1期间，若以电路时延差异实现的下降沿触发的触发器的输入信号初值为=1、=1，继而由1变0，最后也由1变0，则当CP下降沿到达后，触发器的状态为（C）。

7．设触发器的初态为，在CP=1期间，若以电路内部维持-阻塞线的作用来实现的上升沿触发的触发器的输入信号初值为1，继而由1变0，最后又由0变1，则当CP下降沿到达后，触发器的状态为（C）。

8．设触发器的初态为，将D触发器的输出端连接到D输入端，则当CP脉冲到来时，触发器的状态为（C）。

9．设触发器的初态为，将D触发器的输出端连接到D输入端，则当CP脉冲到来时，触发器的状态为（D）。

10．设触发器的初态为，将D触发器的、输出端通过双输入的与非门连接到D输入端，则当CP脉冲到来时，触发器的状态为（B）。

11．设触发器的初态为，将D触发器的、输出端通过双输入的或非门连接到D输入端，则当CP脉冲到来时，触发器的状态为（A）。

12．设触发器的初态为，将D触发器的、输出端通过双输入的异或门连接到D输入端，则当CP脉冲到来时，触发器的状态为（B）。

13．设触发器的初态为，将触发器的、输出端分别连接到、输入端，即=、=，则当CP脉冲到来时，触发器的状态为（C）。

A.0B.1C.D.

14．设触发器的初态为，将触发器的、输出端分别连接到、输入端，即=、=，则当CP脉冲到来时，触发器的状态为（D）。

15．触发器符号图中CP端无“∧”、无“○”表示触发器采用（C）触发。

A.上升沿B.下降沿C.高电位D.低电位

16．触发器符号图中CP端无“∧”、有“○”表示触发器采用（D）触发。

17．触发器符号图中CP端有“∧”、无“○”表示触发器采用（A）触发。

18．触发器符号图中CP端有“∧”、有“○”表示触发器采用（B）触发。

19．下列（A）不属于时序逻辑电路的范畴。

A.译码器B.计数器C.寄存器D.移位寄存器

20．时序逻辑电路的状态一般由其（C）的组合确定。

A.外部输入B.外部输出C.内部输入D.内部输出

21．下列4种关于时序逻辑电路的说法中，（D）是错误的。

A.同步时序逻辑电路中所有触发器的触发输入端均接同一个时钟脉冲源。

B.异步时序逻辑电路中各触发器状态的变化并不同时发生。

C.Mealy型时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数。

D.Moore型时序逻辑电路中不存在独立设置的输入信号。

三、分析设计题

1．钟控触发器输入信号波形如下图所示，请画出输出端、的对应波形。

（设触发器初态为“0”）

2．上升沿触发的维持-阻塞触发器输入信号波形如下图所示，请画出输出端、的对应波形。

3．下降沿触发的触发器输入信号波形如下图所示，请画出输出端、的对应波形。

4．分析下图所示时序电路，指出其类型并给出状态表和状态图。

5．分析下图所示时序电路，指出其类型并给出状态表和状态图。

6．分析下图所示时序电路，指出其类型并给出状态表和状态图。

7．请用边沿触发的触发器设计一个九进制同步计数器，要求该计数器按自然态序进行计数。

8．请用上升沿触发的维持-阻塞触发器，设计一个满足如下图所示状态转换关系的同步时序电路。

9．请用下降沿触发的触发器，设计一个满足如下图所示工作时序图关系的同步时序电路。

10．试用上升沿触发的维持-阻塞触发器，设计三位同步增量计数器。

11．试用上升沿触发的维持-阻塞触发器，设计三位同步减量计数器。

12.试用下降沿触发的触发器，分别设计三位异步增量计数器和三位异步减量计数器。

13.已知某计数器的工作时序图如下图所示，请画出该计数器的状态转换图。