时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路Word文档下载推荐.docx

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根据输出信号的特点可将时序电路分为米里（Meａｌy）型和摩尔（Mｏorｅ）型两类。

米里型电路的外部输出Ｚ既与触发器的状态Qｎ有关，又与外部输入X有关。

而摩尔型电路的外部输出Ｚ仅与触发器的状态Ｑn有关，而与外部输入X无关。

（3）按逻辑功能

时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。

3.时序逻辑电路的逻辑功能描述方法

描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。

这些方法可以相互转换,而且都是分析和设计时序电路的基本工具。

５.2时序逻辑电路的分析方法和设计方法

1.时序逻辑电路的分析步骤

（1）首先确定是同步还是异步。

若是异步，须写出各触发器的时钟方程.

（2）写驱动方程。

（3）写状态方程（或次态方程）。

（４）写输出方程．若电路由外部输出，要写出这些输出的逻辑表达式,即输出方程。

（5）列状态表

（6）画状态图和时序图。

（7）检查电路能否自启动并说明其逻辑功能。

５。

2。

１同步时序逻辑电路的设计方法

1.同步时序逻辑电路的设计步骤

设计同步时序电路的一般过程如图5.10所示。

图５。

10同步时序电路的设计过程

３寄　存器和锁　存　器

能够暂存数码（或指令代码）的数字部件称为寄存器。

寄存器根据功能可分为数码寄存器和移位寄存器两大类。

３.１数码寄存器

寄存器要存放数码,必须要存得进、记得住、取得出。

因此寄存器中除触发器外，通常还有一些控制作用的门电路相配合。

图5。

1７为由D触发器组成的4位数码寄存器。

在存数指令（CP脉冲上升沿）的作用下，可将预先加在各D触发器输入端的数码,存入相应的触发器中，并可从各触发器的Q端同时输出,所以称其为并行输入、并行输出的寄存器。

174位数码寄存器

数码寄存器的特点是：

（1）在存入新数码时能将寄存器中的原始数码自动清除，即只需要输入一个接收脉冲,就可将数码存入寄存器中—-单拍接收方式的寄存器。

（2）在接收数码时,各位数码同时输入,而各位输出的数码也同时取出,即并行输入、并行输出的寄存器。

（3）在寄存数据之前,应在RＤ端输入负脉冲清零，使各触发器均清零.

3。

2移位寄存器

1。

单向移位寄存器

由D触发器构成的4位右移寄存器如图5。

1８所示。

ＣR为异步清零端。

左边触发器的输出接至相邻右边触发器的输入端D,输入数据由最左边触发器FF０的输入端D0接入。

图5.１８D触发器组成的４位右移寄存器

除用D触发器外,也可用JK、RＳ触发器构成寄存器,只需将JK或ＲＳ触发器转换为Ｄ触发器功能即可。

但T触发器不能用来构成移位寄存器.

20Ｄ触发器组成的4位双向左移寄存器

2.双向移位寄存器

双向移位寄存器电路结构如图５.20所示，将右移寄存器和左移寄存器组合起来,并引入控制端S便构成既可左移又可右移的双向移位寄存器。

3.３锁存器

1.锁存器原理

锁存器又称自锁电路，是用来暂存数码的逻辑部件,如图5.21所示是一位锁存器逻辑电路图，它与触发器的区别是：

当使能信号到来时,输出随输入数码变化（相当于输出直接接到输入端）;

当使能信号结束时,输出保持使能信号跳变时的状态不变.　

21一位锁存器逻辑电路图

锁存器集成电路介绍

７５是４位锁存器,它包括TTL　系列中的５4/747５，５４/74ＬS75和CMOS系列中的5４/７4HC7５、54/74HCT75　等。

其外引脚排列图如图5.22所示。

2２4位锁存器7５外引脚排列图　

5.3.4　寄存器集成电路介绍

集成移位寄存器74１９4

集成移位寄存器７4194如图５。

23所示。

图5.23集成移位寄存器7４1９４

集成移位寄存器的应用

移位寄存器除了具有寄存数码和将数码移位的功能外,还可以构成各种计数器和分频器。

２4所示为4位右移寄存器构成的环形计数器。

２4　环形计数器

图5.2５　环形计数器时序图

图5．2６用７4１9４构成的环形计数器

27用7４194构成的扭环形计数器

4计数　器

能累计输入脉冲个数的时序部件叫计数器。

计数器不仅能用于计数，还可用于定时、分频和程序控制等。

计数器按计数进制可分为二进制计数器和非二进制计数器；

按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器；

按计数器中各触发器翻转是否与计数脉冲同步可分为同步计数器和异步计数器。

4。

1　二进制计数器

1．异步二进制计数器

以3位二进制加法计数器为例，逻辑图如图5。

２8所示。

28　　JＫ触发器构成的3位异步二进制加法计数器

29　二进制加计数器的时序图

3０　状态图

图5.31二进制减法计数器状态图　

图5.32上升沿触发的二进制减法计数器时序图

同步二进制计数器

（1）同步二进制加法计数器

由４个JK触发器组成的４位同步二进制加法计数器的逻辑图如图５．３3所示,图中各触发器的时钟脉冲同时接计数脉冲CP,因而这是一个同步时序电路。

图5.３３４位同步二进制加法计数器的逻辑图

由逻辑图知,各触发器的驱动方程分别为

J0＝K0=１

J1＝K1＝Q0

J2＝K2=Q0Q1

J3=Ｋ3＝Q０Q１Q2

３44位同步二进制加法计数器的时序图

（2）同步二进制可逆计数器

图5.35二进制可逆计数器的逻辑图

当加/减控制信号X=1时，FF１~ＦF3中的各J、Ｋ端分别与低位各触发器的Q端相连,作加法计数;

当加/减控制信号Ｘ=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连,作减法计数，实现了可逆计数器的功能.

5．4。

2十进制计数器

842１BCD码同步十进制加法计数器

36所示为由4个下降沿触发的JK　触发器组成的８４2１ＢＣD码同步十进制加法计数器的逻辑图。

它是在同步二进制加法计数器的基础上修改而成的。

36　8４21ＢCD码同步十进制加法计数器的逻辑图

（１）写出驱动方程

（2）写出ＪK触发器的特性方程

（3）作状态转换表

（4）作状态图及时序图

（5）检查电路能否自启动

３7　842１BCD同步十进制加法计数器的状态图

图5.38同步十进制加法计数器时序图

2.842１BCD码异步十进制加法计数器

异步十进制计数器的逻辑电路图如图５。

40所示,从图中可见，各触发器的时钟脉冲端不受同一脉冲控制,各个触发器的翻转除受J、Ｋ端控制外,还要看是否具备翻转的时钟条件,因此分析起来较复杂。

３　　集成计数器介绍

集成计数器种类很多，有同步的,也有异步的。

集成计数器功能比较完善，一般设有更多的附加功能,适用性强,使用也更方便。

1.异步集成计数器742９０

二-五—十进制异步加法计数器74２90的电路结构如图５。

41所示。

图５.4０　　8421ＢCD码异步十进制加法计数器的逻辑图

逻辑功能示意图和引脚图如图5。

42所示.

４２74２90的逻辑功能示意图和引脚图

2.7４290的应用

74290通过输入输出端子的不同连接,可组成不同进制的计数器。

４3～图５。

45分别是用74290组成的二进制、五进制和十进制计数器（箭头示出信号的输入输出端）。

图5.43　　二进制计数器

44五进制计数器

458４２1BCD十进制计数器　

利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法，称为反馈复位法或反馈清零法．

当计数长度较长时,可将集成计数器级联起来使用。

3．同步集成计数器７４1６１

集成芯片74161是同步的可预置４位二进制加法计数器。

48分别是它的逻辑电路图和引脚图.

48　74161的逻辑功能示意图和引脚图

74161的应用

74161是集成同步4　位二进制计数器，也就是模１6　计数器，用它可构成任意进制计数器.实现的方法有反馈复位法和反馈预置法。

５.5节　拍　脉冲　发　生器

节拍脉冲发生器就是用来产生在时间上有的先后顺序脉冲的一种时序电路,有时也称顺序脉冲发生器．常见的顺序脉冲发生器有计数型和寄存器型两种。

计数型顺序脉冲发生器

图5.54所示电路是计数型顺序脉冲发生器。

它由计数器和译码器两部分组成。

三个触发器ＦF2、ＦF1、ＦＦ0组成异步3位二进制加法计数器,８个与门组成3～8线译码器。

前者是时序电路，后者是组合电路.

54节拍脉冲发生器逻辑图

只要在计数器的输入端CP加入固定频率的脉冲，便可在P0~P７端依次得到输出脉冲信号，其波形如图5.５5所示。

图５.55　节拍脉冲发生器逻辑图

2.特殊计数器型顺序脉冲发生器

将移位寄存器的输出通过一定方式反馈到串行输入端，可构成移位寄存器型计数器,由此可以组成移位寄存器型顺序脉冲发生器。

例如在介绍寄存器集成电路时所学的环形脉冲计数器、扭环形计数器（约翰逊计数器）等。

这种方案的优点是结构比较简单,从根本上消除竞争冒险。

缺点是使用的触发器数目比较多,同时还必须采用能自启动的反馈逻辑电路.