QuartusII软件使用教程PPT推荐.ppt

QuartusII软件使用教程PPT推荐.ppt

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CycloneFPGAsw/clockdatarecoveryStratixIIGX&

StratixLow-cost90-nmFPGAsforPCIExpress,GigabitEthernet,andSerialRapidIOupto2.5GbpsArriaGXCPLDsMAXII,MAX7000&

MAX3000ConfigurationdevicesSerial（EPCS）&

enhanced（EPC）,ProgrammableLogicFamilies,2,3,QuartusII软件发布RoadMap,Q4,Q1,Q2,Q3,Q4,2006,6.1,Windows2000,WindowsXP（32-bit&

64-bit）,RedHatEnterprise3（32/64-bit）,Linux,Sun,Windows,Q1,7.0,Q2,2007,Q3,Q4,Q1,2008,RedHatEnterprise4（32/64-bit）,SuseServer9（32/64-bit）,7.1,7.2,8.0,8.1,9.0,Solaris8/9（32-bit&

63-bit）,2009,RedHatEnterprise5,New,WindowsVista,3,4,Multi-processorcoresnowmainstreamBenefitfastercompiletimes64-BitO/SmovingmainstreamBenefitaccesstomorethan2GBofmemory,从QII6.1开始支持多核处理器和64位OS,4,5,QuartusII开发环境,资源管理窗,信息显示窗,编辑状态显示窗,工程工作区,工具栏,5,6,主要快捷键,Compilationreport,ChipPlanner（Floorplan&

ChipEditor）,Executioncontrols,AssignmentEditor,Settings,PinPlanner,Programmer,Toopenstepbystepcompilationflow:

ToolsCustomizeToolbarsSelect“Processing”CheckBox,6,7,Agenda,设计流程概要建立工程设计输入编译综合使用SynplifyPro做综合布局布线AssignmentEditor管脚分配仿真,器件编程时序约束SignalTapII逻辑分析仪,7,QuartusII软件使用教程,设计流程概要,9,TypicalPLDDesignFlow,Synthesis-Translatedesignintodevicespecificprimitives-Optimizationtomeetrequiredarea&

performanceconstraints-QuartusII,PrecisionSynthesis,Synplify/SynplifyPro,DesignCompilerFPGA,DesignSpecification,Place&

route-MapprimitivestospecificlocationsinsideTargettechnologywithreferencetoarea&

performanceconstraints-Specifyroutingresourcestobeused,Designentry/RTLcoding-Behavioralorstructuraldescriptionofdesign,RTLsimulation-Functionalsimulation（ModelSim,QuartusII）-Verifylogicmodel&

dataflow（notimingdelays）,LE,M512,M4K,I/O,9,10,TypicalPLDDesignFlow,Timinganalysis-Verifyperformancespecificationsweremet-Statictiminganalysis,Gatelevelsimulation-Timingsimulation-Verifydesignwillworkintargettechnology,PCboardsimulation&

test-Simulateboarddesign-Program&

testdeviceonboard-UseSignalTapIIfordebugging,tclk,10,QuartusII软件使用教程,建立工程,12,设计新工程使用NewProjectWizard比较方便,工程名可以使用任何名字，建议使用和顶层设计名相同的名字,选择工程的路径,顶层Entity名称，必须符合TOP文件中定义的module名称,Filemenu,新工程使用现有工程的设置,12,13,AdddesignfilesGraphic（.BDF,.GDF）AHDLVHDLVerilogEDIFVQM,AdduserlibrarypathnamesUserlibrariesMegaCore/AMPPSMlibrariesPre-compiledVHDLpackages,添加源文件（这一步骤可以跳过）,13,14,如果跳过新建向导的AddFile，可以在工程生产完毕之后，在导航界面的File下点击“DeviceDesignFiles”，右键弹出菜单选择“Add/RemoveFilesinProject”,14,15,Package可以选择器件的封装，Pincount可以选择器件的引脚数，Speedgrade可以选择器件的速度等级，这些选项可以缩小可用器件列表的范围，以便快速找到需要的目标器件。

选择器件系列,选择器件,15,16,选择综合、仿真、时序分析等第三方工具,EDA工具设置,16,17,确认全部参数设置，若无误则单击Finish按钮，完成工程的创建；

若有误，可单击Back按钮返回，重新设置。

完成!

17,18,工程管理,工程打包生成.qar文件工程复制,CopyProject,ArchiveProject,18,19,版本管理,通过菜单Project-Revisions打开版本管理窗口，可以在原工程的基础上建立多个版本，并且可以比较，方便设计。

注意：

不同的版本只能对约束做更改，如果更改原设计，则所有版本均会更改。

19,QuartusII软件使用教程,设计输入,21,新建一个设计文件,选择要创建的文件类型,21,22,QII7.1文本编辑器,列对齐显示标记,行对齐显示标记,独立/整合窗口切换,“Alt”键实现列操作的切换,插入代码模版,22,23,使用MegaWizardPlug-inManager调用宏功能模块,可以创建一个新的IP文件，也可以编辑已有的IP文件，或者拷贝已创建的文件。

ToolsMegaWizardPlug-InManager,语言和文件名,选择megafunction或IP,23,24,MegaWizard示例,察看本机和互联网上帮助文档,资源利用情况,用户设置,24,25,MegaWizard示例,默认HDL源文件symbol文件（.bsf）可选器件声明文件（.cmp）例化模型文件（_int.v）黑盒子文件（_bb.v）示例波形（.html）,25,QuartusII软件使用教程,编译,27,QusrtusII全编译流程,DesignFiles,Analysis&

Elaboration,Synthesis,Fitter,Constraints&

Settings,Constraints&

Settings,FunctionalSimulation,Gate-LevelSimulation,EDANetlistWriter,FunctionalNetlist,Post-FitSimulationFiles（.vho/.vo）,Programming&

Configurationfiles（.sof/.pof）,TimeQuestTimingAnalysis,Assembler,*Thisisthetypicalflow.Othermoduleexecutableswillbeaddedifadditionalsoftwarefeaturesareenabled.,27,28,Processing选项,StartCompilationPerformsfullcompilationStartAnalysis&

ElaborationCheckssyntax&

buildsdatabaseonlyPerformsinitialsynthesisStartAnalysis&

SynthesisSynthesizes&

optimizescodeStartFitterPlaces&

routesdesignGeneratesoutputnetlistsStartAssemblerGenerateprogrammingfilesStartTimeQuestTimingAnalyzerStartI/OAssignmentAnalysisStartDesignAssistant,28,29,Status&

MessageWindows,Analysis&

Synthesis完成综合的功能Fitter是对设计进行布局布线Assembler为编程或配置目标器件建立一个或多个编程文件，包括.sof和.pof。

TimingAnalyzer作为全编译的一部分自动运行，它观察和报告时序信息，例如:

：

建立时间、保持时间、时钟至输出延时、引脚至引脚延时、最大时钟频率、延缓时间以及设计的其它时序特性。

29,30,编译报告-资源报告,资源报告,资源的详细信息,30,31,编译报告-时序报告,时序报告中按时序要求由差至好排列报告中首列一般为Slack值Slack=LargestRequiredTime-LongestActualTimeSlack为正值，表示符合时序要求，显示为黑色Slack为负值，表示不符合时序要求，显示为红色,31,QuartusII软件使用教程,综合,33,与Synthesis相关的设置

（1）,如果选中，可以减少工程的编译时间。

比如在工程中没有改动源代码而只是对约束进行了修改，使用了SmartCompilation选项，则进行全编译（按钮）过程中，软件会自动跳过“Analysis&

Synthesis”步骤。

QII默认设置为关闭，建议打开。

33,34,与Synthesis相关的设置

（2）,优化目标：

速度，面积和平衡，默认设置为平衡一般是优化工程设计的第一步,34,35,第三方综合器SynplifyPro嵌入

（1）,Step1:

Tools菜单Options-General-EDAToolOptions指定SynplifyPro的安装路径，选中”EnableNativeLinkforSynplify/SynplifyProw