数字电子技术基础-康华光第五版答案Word文档格式.docx
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1.4.1将下列十进制数转换为8421BCD码：
（1）43（3）254.25解：
（43）D=（01000011）BCD
1.4.3试用十六进制写书下列字符繁荣ASCⅡ码的表示：
P28
（1）+
（2）@（3）you（4）43
首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。
（1）“+”的ASCⅡ码为0101011，则（00101011）B=（2B）H
（2）@的ASCⅡ码为1000000,（01000000）B=（40）H
（3）you的ASCⅡ码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75
（4）43的ASCⅡ码为0110100,0110011,对应的十六紧张数分别为34,33
1.6逻辑函数及其表示方法
1.6.1在图题1.6.1中，已知输入信号A，B`的波形，画出各门电路输出L的波形。
解:
（a）为与非，（b）为同或非，即异或
第二章逻辑代数习题解答
2.1.1用真值表证明下列恒等式
（3）A⊕=BABAB+ （A⊕B）=AB+AB
真值表如下
A
B
A⊕B
AB
AB+AB
0
1
由最右边2栏可知，A⊕B与AB+AB的真值表完全相同。
2.1.3用逻辑代数定律证明下列等式
（3）A+ABCACDCDEACDE+ ++（ ）=+ +
A+ABCACDCDE+ ++（ ）
=A（1+BCACDCDE）+ +
=+AACDCDE+
=+ACDCDE+ =+ACD+E
2.1.4用代数法化简下列各式（3）ABCB（+C）解：
ABCB（+C）
=++（ABCBC）（+）
=ABACBBBCCBC+ ++ ++
=ABCABB+（+++1）
=ABC+
（6）（A++++BABABAB）（ ）（ ）（ ）解：
（A++++BABABAB）（ ）（ ）（ ）
=AB⋅ +AB⋅ +（A+BA）（ +B）
B
AB
=
+
A
=AB
（9）ABCDABDBCDABCBDBC+ + + +
ABCDABDBCDABCBDBC+ + + +
=ABCDDABDBCDC（++） +（+）=BACADCD（+ ++）=BACAD（+++） =BACD（++）=ABBCBD+ +
2.1.7画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门
（1）
L
AC
（2）
（
）
DAC
（3）
）（
ABCD
=+
2.2.2已知函数L（A，B，C，D）的卡诺图如图所示，试写出函数L的最简与或表达式
ABCDBCDBCDBCDABD
2.2.3用卡诺图化简下列个式
（1）ABCDABCDABADABC+ + + +
ABCDABCDABADABC+ + + +
=ABCDABCDABCCDDADBBCCABCDD+ +（+）（++） （+）（++） （+）
=ABCDABCDABCDABCDABCDABCDABCD+ + + + + +
（6）LABCD（, , , ）=∑m（0,2,4,6,9,13）+∑d（1,3,5,7,11,15）
L=+AD
（7）LABCD（, , , ）=∑m（0,13,14,15）+∑d（1,2,3,9,10,11）
LADACAB= + +
2.2.4已知逻辑函数LABBCCA= + + ，试用真值表,卡诺图和逻辑图（限用非门和与非
门）表示
1>
由逻辑函数写出真值表
C
L
2>
由真值表画出卡诺图
3>
由卡诺图,得逻辑表达式
LABBCAC
用摩根定理将与或化为与非表达式
L=AB+BC+AC=ABBCAC⋅ ⋅
4>
由已知函数的与非-与非表达式画出逻辑图
6
第三章习题
3.1MOS逻辑门电路
3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数，试选择一种最合适工作在高噪声环境下的门电路。
表题3.1.1逻辑门电路的技术参数表
VOH（min）/V
VOL（max）/V
VIH（min）/V
VIL（max）/V
逻辑门A
2.4
0.4
2
0.8
逻辑门B
3.5
0.2
2.5
0.6
逻辑门C
4.2
3.2
0.8
根据表题3.1.1所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门A的高电平和低电平噪声容限分别为：
VNHA=VOH（min）—VIH（min）=2.4V—2V=0.4V
VNLA（max）=VIL（max）—VOL（max）=0.8V—0.4V=0.4V
同理分别求出逻辑门B和C的噪声容限分别为:
VNHB=1V
VNLB=0.4V
VNHC=1VVNLC=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C
3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好
表题3.1.3逻辑门电路的技术参数表
tpLH/ns
tpHL/ns
PD/mW
1
1.2
16
5
6
8
10
10
1
延时-功耗积为传输延长时间与功耗的乘积,即
DP=tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
DPA=tPLH+tPHLPD=（11.2）+ ns*16mw=17.6*10−12J=17.6PJ
2 2
同理得出:
DPB=44PJDPC=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.
3.1.5为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0:
（1）输入端接地;
（2）输入端接低于1.5V的电源;
（3）输入端接同类与非门的输出低电压0.1V;
（4）输入端接10kΩ的电阻到地.
对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
VOL=0.1V,VIL=1.5V,因此有:
（1）Vi=0<
VIL=1.5V,属于逻辑门0
（2）Vi<
1.5V=VIL,属于逻辑门0
（3）Vi<
0.1<
VIL=1.5V,属于逻辑门0
（4）由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即Vi<
0.01V<
VIL=1.5V,故亦属于逻辑0.
3.1.7求图题3.1.7所示电路的输出逻辑表达式.
图解3.1.7所示电路中
L1=AB,L2=BC,L3=D,L4实现与功能,即L4=L1•L2•L3,而
L=L4E,所以输出逻辑表达式为L=ABBCDE
3.1.9图题3.1.9表示三态门作总线传输的示意图，图中n个三态门的输出接到数据传输总线，D1，D2，……Dn为数据输入端，CS1，CS2……CSn为片选信号输入端.试问:
（1）CS信号如何进行控制,以便数据D1,D2,……Dn通过该总线进行正常传输;
（2）CS信号能否有两个或两个以上同时有效?
如果出现两个或两个以上有效,可能发生什么情况?
（3）如果所有CS信号均无效,总线处在什么状态?
（1）根据图解3.1.9可知,片选信号CS1，CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1，
CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.
（2）CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1.
（3）如果所有CS信号均无效,总线处于高阻状态.
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