全数字锁相环毕业设计终稿Word文档格式.docx
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电子信息工程学院专业：
微电子
入学时间：
2011 年 9 月
导师姓名：
吴秀龙 职称/学位：
教授/博士
导师所在单位：
安徽大学电子信息工程学院
完成时间：
2015 年 5 月
全数字锁相环的研究与设计
摘要
锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。
本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。
接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plusII逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plusII验证了它的功能的能否实现，仿真结果与理论分析基本符合。
关键词：
全数字锁相环；
数字滤波器；
数字振荡器；
锁定时间
DesignandresearchofALLDigitalPhase-LockedLoop
Abstract
Thedesignandapplicationofphase-lockedloopisthefocusofattentioninthefieldoffeedbackcontroltechnologytoday,phase-lockedloophasplayedaveryimportantanduniqueroleinvarietyofapplications.suchastheradar,measurement,communications,etc.All-digitalphase-lockedloophasitsuniqueadvantages.Itsstructureisvaried,butshortcapturetime,smallsynchronizationerror,excellentanti-interferenceabilityisthestandardmeasureofperformanceofaphase-lockedloop.OnthebasisofreadingalotofDPLLtechnologyliteratureofdomesticandabroad,thisarticlesummedupthepresentsituationandthedevelopmentlevelofphase-lockedlooptechnology,analysisthebasicstructureandprincipleofall-digitalphase-lockedloopin-depth,designedaquickall-digitalphase-lockedloopbyusingVHDLlanguageandtop-downdesignapproach.Inthisbrief,wepresentedawayofdesigningafirst-orderALLDigitalPhase-LockedLoop（ADPLL）firstanalyzesthesignificanceofresearch,thedevelopmentcourseofphase-lockedloopcurrentresearchstatus,andthendescribesthecomponentpartsofalldigitalphase-lockedloop,anddetailedanalysisofthephaselockloopphasediscriminator,reversiblecounterchangemould,addandsubtractpulsecircuit,inadditiontoHcounteranddivideNworkingprincipleofeachmodule.ThenweusetheVHDLstatementstocompletethephasediscriminator,digitalfilterandthedesignofthedigitaloscillator,andusingthesimulationtoolofMAX+plusIIonebyonetoverifythefunctionofeachmodule.Finally,thevariousmodulestogether,establishedafirst-orderdigitalphase-lockedloopcircuit,usingthesimulationtoolofMAX+plusIIverifytherealizationofitsfunction,thesimulationresultsandprinciple
Keywords:
AllDigitalPhase-LockedLoop;
Digitalfilter;
Digitaloscillator,Lockingtime
目录
1．绪论1
1.1课题研究的目的意义1
1.2锁相环的发展历程1
1.3研究和发展2
1.4设计工具及设计语言3
2.全数字锁相环的结构与工作原理4
2.1鉴相器6
2.2变模可逆计数器（模数K可预置）7
2.3加/减脉冲控制器7
2.4除H计数器7
2.5除N计数器7
3.全数字锁相环模块的设计与仿真7
3.1鉴相器的设计7
3.2数字环路滤波器的设计9
3.3用VHDL语言实现除H计数器12
3.4用VHDL语言实现加/减脉冲控制器12
3.5除N计数器（分频器）的实现13
4.全数字锁相环的整体仿真14
5.结语与展望16
5.1总结16
5.2展望16
主要参考文献17
致 谢18
1绪论
1.1课题研究的目的意义
本次进行研究的课题是全数字锁相环。
锁相环路是一种反馈电路，锁相环的英文全称是Phase-LockedLoop，简称PLL。
其作用是使得电路上的时钟和某一外部时钟的相位同步。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路[1]。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（systemonchip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等[2]。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
1.2锁相环的发展历程
21世纪以来，随着数字电子技术的飞速发展，特别是数字模拟和信号处理技术在电子通讯、仪器仪表和各种多媒体等领域得到了愈来愈广泛的应用，用数字电路来处理模拟信号的情况也就越来越普遍。
所以信息技术将来的发展趋势必然是模拟信号的数字化，而数字锁相环就是模拟信号数字化中极为重要的一部分。
锁相环是一种能使输出信号在频率和相位上与输出信号同步的电路，也就是说在系统进入了同步状态后，系统的输入信号与振荡器的输出信号一致，或者相差恒定为常数。
在过去，传统的锁相环各部分的零件都是由模拟电路来构成，一般来说包括鉴相器（PD）、压控振荡器（VCO）、环路滤波器（LF）这三个基本环路部件[3]。
锁相环最初的作用仅仅是用来提高电视接收机的行同步和帧同步，从而提高它的抗干扰能力。
在20世纪五十年代末由于太空空间技术的不断发展,锁相环开始应用于遥控和跟踪宇宙中的大小飞行目标。
到了60年代初以后，数字通信系统的发展也越来越快，数字锁相环也随之出现，并以其独特的优点逐渐取代模拟锁相环。
可此时的数字锁相环中仍然有模拟的部件，性能也受到一定的影响。
渐渐的，全数字锁相环出现并逐步的发展起来了。
全数字锁相环将所有的环路部件全部数字化，主要由三个部件来构成，分别是数字鉴相器、数字环路滤波器和数控振荡器。
由于模拟锁相环存在着温度漂移和易受电压变化影响的缺点，全数字锁相环的应用越来越广泛。
它具备工作状态稳定，并且方便调节各种状态等优点，更重要的是，它的环路带宽和中心频率都可通过编程的方式来改变，可以更方便的去构建高阶锁相环。
同时由于它本身的数字特性，使得如果将他应用在数字系统中时，可以省略掉A/D和D/A转换。
近些年来，随着电子设计自动化（EDA）的迅猛发展，我们就可以很方便的使用VHDL语言来设计和模拟全数字锁相环
1.3研究和发展
国外关于锁相环的技术是很先进的。
从最开始的用分离器件组成的锁相环，一种自动变模全数字锁相环的设计到后来集成电路出现后诞生的集成锁相环。
从模拟锁相环到数字锁相环再到全数字锁相环，还有后来的软件锁相环。
如今，国外有关锁相环的产品大体用的是3.3v的供电电压，工作频率的范围是100MHz至2.4GHz。
2003年，美国国家半导体推出的PLLAtnum锁相环芯片，操作频率高达3GHz以上，适用于无线局域网，508Hz室内无绳电话、移动电话以及基站等应用方案。
2005又研发出了LMX2351芯片，当时这款芯片是业界相位噪声最低的锁相环芯片。
它的工作频率是765MHz至2.79GHz,而且噪声低于-160dB/Hz。
应用于通讯设备，无线收发系统,车辆电子系统以及测量仪表。
这款芯片采用的是当时新出的delta-sigma分数环路，达到了3G基站的要求，而且相位噪声和寄生信号比较少，适合分离不同的信道，其效果远远优于之前的N整数结构。
卓联半导体公司第一次推出了ZL30461锁相环，应用于网络设备。
这款锁相环符合OC-12光学载波12级的通信要求，所以它能够应用于一些边沿设备的线路卡的设计。
在中国，有关锁相环的产品也很多。
这是由于锁相环在
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