脉冲序列检测器的设计说明Word文档下载推荐.docx

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随着通信技术的发展，对多路脉冲序列信号检测要求越来越高，本实验设计一个基于FPGA的多路脉冲序列检测器。

设计完成后，经综合和仿真验证后，在FPGA中实现。

2、工作进度安排：

查找相关资料，确定脉冲序列检测器设计方案11月15日～11月21日第12周

系统各模块的详细设计11月22日～12月28日第13周

系统仿真及修正11月29日～12月5日第14周

系统测试，课程设计报告的撰写12月6日～12月10日第15周

主要参考资料：

【1】潘松，黄继业EDA技术使用教程（第三版）科学2006

【2】邬波，王曙光，胡建平有限状态机VHDL设计及优化信息技术2004（01）

【3】欲晓EDA技术与VHDL技术电子工业2009.4

【4】鄢靖丰，晓黎，王平用Verilog-HDL设计序列检测器2005（11）

【5】唐瑜，符兴吕，罗江用VHDL语寿实现序列信号的产生和检测2008（09）

【6】蒋昊,哲英基于多种EDA工具的FPGA设计流程[J].微计算机信息,2007

【7】束礼宝,宋克柱,王砚方.伪随机数发生器的FPGA实现与研究[J].电路与系统学报,2003.8

系负责人：

指导教师：

柴明钢时间：

2010年11月10日

摘要

脉冲序列检测器广泛应用于现代数字通信系统中,随着通信技术的发展，对多路脉冲序列信号检测要求越来越高。

现代通信系统的发展方向是功能更强、体积更小、速度更快、功耗更低,大规模可编程逻辑器件FPGA器件的集成度高、工作速度快、编程方便、价格较低，易于实现设备的可编程设计，这些优势正好满足通信系统的这些要求。

随着器件复杂程度的提高,电路逻辑图变得过于复杂,不便于设计。

VHDL（VHSICHardwareDescriptionLanguage）是随着可编程逻辑器件的发展而发展起来的一种硬件描述语言。

VHDL具有极强的描述能力,能支持系统行为级、寄存器输级和门级三个不同层次的设计,实现了逻辑设计师多年来梦寐以求的“硬件设计软件化”的愿望,给当今电子通信系统设计带来了革命性的变化。

本文针对传统的脉冲序列检测器方案,提出了一种基于FPGA的脉冲序列检测器设计的新方案，该方案相对于传统的设计方法更适合于现代数字通信系统,不但大大减少了周边的设备,也使系统设计更加灵活,稳定性更好,性价比更高,可以满足多种环境下的检测系统的要求。

关键词:

可编程逻辑器件FPGA，硬件描述语言VHDL，序列检测器

摘要..................................................3

1.绪论................................................6

1.1课题设计背景.........................................6

1.2课题设计目的.........................................6

2.FPGA简介............................................7

2.1什么是FPGA.........................................7

2.2FPGA的结构与组成...................................8

2.3FPGA的设计流程.....................................9

2.4主控芯片Cyclone简介..................................15

2.5硬件描述语言VH......................................16

3脉冲序列检测器的设计...................................18

3.1脉冲序列检测器的原理..................................18

3.2设计要求...........................................19

3.3设计容............................................19

3.4设计步骤............................................20

3.5顶层文件设计........................................25

3.6测试和仿真..........................................26

3.7结果分析...........................................27

3.88位序列检测器的设计.................................28

设计总结...............................................31

致谢..................................................32

参考文献..............................................33

1绪论

1.1课题设计背景

随着数字通信的广泛应用,可编程逻辑器件容量、功能的不断扩大,集成电路的设计已经进入片上系统（SOC）和专用集成电路（ASIC）的时代。

由于硬件描述语言VHDL可读性、可移植性、支持对大规模设计的分解和对已有设计的再利用等强大功能,迅速出现在各种电子设计自动化（EDA）系统中,先进的开发工具使整个系统设计调试周期大大地缩短。

利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述,在EDA工具的帮助下通过波形仿真得到时序波形,这样就使得对硬件的设计和修改过程软件化,提高了大规模系统设计的自动化程度。

使用FPGA进行系统设计,大部分的工作都在计算机上完成。

它采用设计输入、功能仿真和设计修改等可以反复循环的流程,使设计过程具有较强的灵活性和高效性,硬件具有了一定的设计柔性,工作效率得到很大提高，大大缩短了系统的设计周期，降低了开发成本，编程调试极为方便，系统电路的体积大为缩小，可靠性大大提高，系统投人实际应用后将取得令人满意的效果。

传统的脉冲序列检测器，它的实现方法是把一个算法转化为一个实际数字逻辑电路的过程。

在这个过程中，我们所得到的结果大概一致，但是在具体设计方法和性价比上存在着一定的差异，存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点。

而利用FPGA作为硬件电路，采用VHDL等硬件描述语言对硬件的功能进行编程，加快了系统的研发进程，采用数字化的控制方式，大幅度提高了逻辑控制的精确度，实时控制效果好，实践证明，FPGA芯片可以代替传统的复杂的电路，而且可以大比例地缩小了电路的硬件规模，提高了集成度，降低开发成本，提高系统的可靠性，为脉冲序列检测器电路的设计开辟了新的天地。

1.2课题设计目的

脉冲序列检测器在现代数字通信系统中发挥着重要的作用，通过中小规模的数字集成电路构成的传统脉冲序列检测器电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点。

因此脉冲序列检测器电路的模块化、集成化已成为发展趋势.它不仅可以使系统体积减小、重量减轻且功耗降低,同时可使系统的可靠性大大提高。

随着电子技术的发展,特别是专用集成电路（ASIC）设计技术的日趋完善,数字化的电子自动化设计（EDA）工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便。

随着ASIC技术、EDA技术的不断完善和发展以及VHDL、HDL等通用性好、移植性强的硬件描述语言的普及，FPGA等可编程逻辑器件必将在现代数字应用系统中得到广泛的应用，发挥越来越重要的作用。

在这种背景下，针对大规模可编程逻辑器件FPGA器件的集成度高、工作速度快、编程方便、价格较低，易于实现设备的可编程设计的特点，用硬件描述语言设计FPGA器件来实现脉冲序列检测器。

应用可编程逻辑器件FPGA,来完成高速采编器的功能,具有速度更快、可靠性更高、调试方便的优点,而且电路简单,体积更小，利用VHDL开发的脉冲序列检测器,其通用性和基于模块的设计方法可以节省大量的人力,大大地缩短设计周期,在工程应用中已经取得了显著的效果。

可见，基于FPGA的脉冲序列检测器的设计是现代数字通信的发展要求，从而使得其具有更好的发展前景和使用价值。

2FPGA简介

2.1什么是FPGA

FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

目前以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。

这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。

在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。

系统设计师可以根据需要通过可编辑的连接把FPGA部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。

一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

　　FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。

但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。

厂商也可能会提供便宜的但是编辑能力差的FPGA。

因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。

另外一种方法是用CPLD（复杂可编程逻辑器件备）。

它的特点有：

1）采用FPGA设计ASIC电路（特定用途集成电路），用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

2.2FPGA的结构与组成

通常FPGA由布线资源分隔的可编程逻辑单元构成列，又由可编程I/O单元围绕列构成整个芯片，排成列的逻辑单元由布线通道中的可编程敛线连接起来实现一定逻辑的功能。

FPGA的部结构大致分为5个部分:

均匀分布的逻辑块组成的逻辑阵列,输入I/O输出块（I/O块）,连线资源,全局网络,嵌入式资源。

FPGA器件的组合逻辑块是查找表结构。

I/O块可以配置成各种输入、输出模式。

连线资源用于将不同的逻辑块连接起来。

全局网络是连线资源中的特殊连线,其性能比普通连线要好得多,它延伸到器件所有的资源位置。

全局网络一般分配给时钟信号,构成时钟树。

有时也可以分配给复位信号、使能信