第四章 集成触发器与时序逻辑电路Word文档下载推荐.docx

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RD（）：

复位端，使Q为0状态；

SD（）：

置位端，使Q为1状态。

以与非门组成的基本RS触发器为例分析其功能。

和上加了非号是表示输入低电平时，改变输出状态。

当==1时，触发器的状态不变，由原状态决定。

这种情况称触发器为保持功能；

当=0，=1时，=1，Q＝0，称触发器为置0功能（也称复位）；

当=1，=0时，=0，Q＝1，称触发器为置1功能（也称置位）；

当==0同时撤除后，Q和的状态是0还是1将具有随机性。

所以，在实际使用时==0这种情况应避免，通常用“禁用”或“约束”表示。

1）用基本RS触发器实现无弹跳开关连接的说明。

2）基本RS触发器用来组成功能完整，翻转可靠的各种触发器。

2.4.2时钟控制电平触发器

一、高电平触发的RS触发器（RS锁存器）

内部电路图如图所示。

在基本RS触发器的基础上增加了两个与非门，所以在输入的RS上没有了非号和D下标。

令CP脉冲作用之前触发器的状态为初始状态，CP脉冲作用后的状态为下一状态（次态），和是当CP=0时用来决定触发器初态的，CP脉冲作用之前触发器的初态状态由和（CP=0时）决定。

如CP=0，=0时，触发器Q=0，即置“0”；

如CP=0，=0时，触发器Q=1，即置“1”。

当触发器初态设置好后，和都应放在高电平，使触发器能按正常功能工作。

1）R=S=0时，CP脉冲高电平作用后，触发器的状态不变，即：

=。

2）R=0，S=1时，CP脉冲高电平作用后，=1，触发器实现了置1功能。

3）R=1，S=0时，CP脉冲高电平作用后，=0，触发器实现了置0功能。

4）R=1，S=1时，CP脉冲高电平作用后，触发器状态为随机态。

而CP=1存在时，==1，这种情况应禁用。

功能的真值表表示：

二、高电平触发的D触发器（D锁存器）

由内部逻辑图可以分析功能。

这里可以利用RS触发器的次态逻辑函数分析。

因为原RS触发器的R端为，S端为D输入，代入公式后得：

（CP高电平有效），说明高电平触发的D触发器的次态与D端状态相同。

三、电平触发触发器的动态特性、特点及存在问题

1.动态特性

动态特性是指：

输入信号，CP脉冲及触发器输出状态Q之间翻转的时间关系，现用RS触发器为例加以说明。

图示是RS触发器各处的波形图，并设每个与非门的平均延迟时间为1tpd。

1）对复位、置位端数据存在的时间要求：

。

2）对RS端数据存在的时间要求：

3）对CP高电平时间要求：

为使触发器可靠翻转，。

4）CP脉冲出现到触发器状态翻转时间：

Q由0→1的时间，tpdLH=2tpd；

Q由1→0的时间，tpdHL=3tpd。

2.触发特点

在CP=1高电平期间，RS的变化都会使触发器的状态产生翻转。

故RS端的数据必须在CP=0期间完成转换。

说明在CP=1期间，非常容易接收干扰信号，抗干扰能力差。

另外，不能实现计数功能—即来一个CP脉冲，电路的状态只翻转一次。

但该电路在CP=1存在的时间太长时，触发器的状态会不断地翻转或者乱翻现象。

2.4.3边沿触发器

一、上升沿触发的D触发器

也叫正边沿触发，由六个与非门组成，能实现边沿触发的主要原因

是有二条反馈线。

根据电路图作如下分析：

1）CP=0时，由于G3、G4门封锁，触发器状态不可能改变。

2）在CP=1期间、CP上升沿及CP下降沿时用表加以说明。

可见，触发器在CP脉冲作用后的次态与D信号相同，即：

在CP=1期间，有维持和阻塞作用，使触发器接收信号和状态翻转稳定可靠。

上升沿触发的D触发器逻辑符号，请注意它与电平触发器的区别。

⑴输入信号建立时间tset。

它表示D信号应比CP早到的时间，从图可见，该时间为：

⑵输入信号保持时间th。

它表示CP上升沿到达后，D信号应保留的时间。

由图可见，该时间为：

⑶触发器翻转时间tpLH或tpHL。

从CP脉冲上升沿到达到Q端由低电平变为高电平之间时间：

，Q由高到低时间：

⑷CP脉冲的高低电平时间tCPL，tCPH，。

为此，CP脉冲的最高工作频率为：

二、下降沿触发的JK触发器

该电路在CP脉冲下降沿期间接收JK信号并完成状态翻转，靠的是内部门电路延时时间差而实现的。

⑴CP=0时，G3、G4输出高电平，B、B’两组与门封锁，触发器的状态由A、A’两组与门互锁，状态不会改变。

⑵CP=1期间，由于B、B’与门其中的一个输入为高电平，所以，只要有另一个也为高电平时，就可由B、B’与门互锁触发器的状态，所以状态不变。

⑶CP从0跳到1期间，触发器状态由原A、A’互锁转换到由B、B’互锁，触发器的状态也不变。

⑷CP由1跳变到0期间，因G1、G2门的延时比G3、G4门长，使，状态还来不及改变，形成了图示等效电路，其中B、B’已被封锁，由RS触发器的特性方程得：

可见，电路是一个下降沿触发的触发器。

三、主从型触发器

主从型触发器的翻转特点是分接收和翻转二个节拍动作。

1.CMOS主从D功能触发器，RD，SD是高电平置0和置1。

（1）CP=0，=1时，TG1、TG4接通，TG2、TG3断开，主触发器接收D信息，从触发器状态不变；

（2）CP=1，=0时，TG1、TG4断开，TG2、TG3接通，主触发器保持原接收的D信息，从触发器状态跟主触发器状态翻转；

可见电路是一个上升沿触发的D功能触发器。

2.TTL主从JK功能触发器

电路由两个高电平触发的RS触发器组成，它同样在一个CP下分二个节拍动作。

CP=1时，主触发器接收信息，存放在QM中（按JK功能存放），而从触发器状态不变；

CP=0时，主触发器封锁，原存放在QM中的信息不变（按JK功能存放），从触发器状态按主触发器QM状态翻转；

触发器逻辑功能小结：

1.RS三种功能：

置0，置1，保持，约束RS=0；

2.D二种功能：

置0，置1；

3.JK四种功能：

置0，置1，保持，翻转（计数）；

4.T二种功能：

翻转，保持。

功能描述方法（JK触发器为例）：

次态函数（特性方程）：

触发器功能转换是指一种功能的触发器可以转换成另一种功能，如D功能可转换成JK功能。

因为JK特性方程，而D特性方程：

，所以，转换电路的方程为：

转换方案：

转换后的电路：

几个常用的转换结论：

（1）RS→D：

S=D,R=。

（2）RS→翻转触发器（T’）：

S=，R=。

（3）JK→D：

J=D，K=。

（4）JK→T：

J=K=T。

（5）T’：

J=，K=。

（6）D→T’：

D=。

2.4.4二进制计数器

一、同步二进制计数器

1.同步二进制加法计数

电路由三个T触发器组成，每个触发器的CP连在一起，同时受触发，所以称同步。

其中，

每个触发器翻转条件：

T为高电平时来CP脉冲下降沿即翻转。

状态转换图：

000→001→010→011→100→101→110→111→000

从真值表，波形图或状态转换图都可得出电路是一个同步3位二进制的加法计数器，由于一次计数循环需要8个CP脉冲，故也称模8计数器。

2.同步二进制减法计数器

CP脉冲同样连在一起，而每个触发器也同样连接成T型触发器结构。

它同样只有当T=1时，加入CP后才翻转。

所以有状态转换真值表和波形图。

000→111→110→101→100→011→010→001→000，由真值表、波形图或状态转换都可得出是一个同步3位二进制的减法计数器。

由于一次计数循环也需要8个CP脉冲，故同样为模8计数器。

二、异步二进制计数器

1.异步二进制加法计数器　　

各触发器CP不连在一起，且都是T'

触发器（计数型触发器）。

每个触发器只要有CP脉冲，触发器状态就翻转。

各触发器的触发时间不同，翻转也不同时发生。

触发特点：

低位触发器的输出Q作为高位触发器的CP脉冲。

CP0=CP，CP1=Q0，CP2=Q1。

时序图：

2.异步二进制减法计数器

如果高位触发器的CP脉冲来自低位的端时，将变成以下的波形图了，因此，就成了异步二进制减法计数器了。

三、小结

1.同步二进制计数器一般由T触发器构成，异步二进制由翻转触发器（T’）构成；

2.计数器又有分频器之称，n位二进制计数器的最大分频关系为1/；

3.同步计数器的计数速度比异步计数器高，影响计数速度的原因是进位连接，串行进位和并行进位；

4.同步计数器各T端的逻辑关系是：

加法：

减法：

可逆：

，X＝1：

加法；

X＝0：

减法。

5.异步计数器各CP端逻辑关系是：

加法时：

减法时：

可逆时：

2.4.5非二进制计数器

一、非二进制计数器的电路分析

例：

分析图示计数器，它是一个几进制计数器，画出状态转换图，并说明用何种编码计数。

分析方法有多种，现用方程计算法进行分析。

其基本步骤是：

1.由电路图写出触发器的驱动方程，特性方程，CP方程（同步计数器时不必写）；

2.驱动方程代入特性方程求触发器状态方程；

3.依次设定初态代入状态方程求出次态；

4.列出状态转换图、状态转换真值表或画出时序图，得出电路结论：

设定初态，依次求出次态：

=000→001→010→011→100→000

=101→001

=110→010

=111→011

计数代码采用方案：

电路功能结论：

异步可以自启动的421编码5进制加法计数器。

另一种方法是：

有了状态方程后可填次态卡诺图得到结果。

二、非二进制计数器的电路设计

利用集成触发器设计任意进制计数器，一般步骤：

1.由设计要求画出状态转换图，时序图，选好触发器；

2.列出状态转换对触发器输入端的状态要求，输入、输出状态；

3.以现态和输入为变量，求出各触发器输入的逻辑函数（驱动方程）和输出函数式；

4.仔细画出整个计数器的逻辑电路图；

用下降沿触发的JK触发器，设计一个同步的按8421编码计数的十进制减法计数器。

解：

题目已知计数器的编码、触发器等，因此，有状态转换图。

所以，直接做第二步列表，8421码十进制减法计数真值表：

用卡诺法求J、K和B的函数式：

按以上表达式画出的8421编码的十进制减法计数器逻辑图如图所示：

2.4.6中规模集成计数器

一、（74LS163型）4位二进制加法计数器

1.功能说明

根据功能表，画出将74LS163连接成从清“0”开始，然后置入0101数据后开始计数的各端波形安排和连接图。

关于同步清零和同步置数：

同步清除、置数是利用了触发器的同步输入端实现的，所以要CP脉冲。

关于异步清零和异步置数：

异步清除（清零）、置数是用异步输入端（RD），（SD）实现，所以不要CP脉冲。

这一不同点请要十分注意！

！

二、（74LS