vga显示控制器.docx

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VGA显示控制器

摘要

前言 3

一、课程设计要求和设计目的 4

1.1课程设计要求 4

1.2.课程设计目的 4

二、课程设计方案论证和设计原理 4

2.1．课程设计方案论证 4

2.2．课程设计原理 4

2.2.1．VGA扫描原理 4

2.3．外围电路原理 5

三、电路原理分析和系统设计 6

3.1、系统原理框图 6

3.1.1．时钟分频模块（PLL） 6

3.1.2．VGA行列控制模块（VGA） 6

3.1.3．VGA色彩显示控制模块（R_G_B） 6

3.2、系统电路Magicsopc实验箱中VGA电路原理图和管脚分配 7

四、系统各模块及其工作原理 8

4.1、系统设计流程 8

4.2、PLL锁相环模块设计 8

4.3、VGA控制模块设计 9

4.3.1．VGA时序分析 9

4.3.2．显示标准与参数分段 9

4.3.3．VGA扫描控制流程图 11

4.3.4．RGB模块设计流程图 12

4.3.5．顶端模块 12

五、编译、仿真以及Magicsopc实验箱实现 13

5.1．程序编译 13

5.2．下载试验箱验证 14

5.3．测试仿真 15

5.3.1．测试仿真软件Modelsim 15

5.3.2．仿真结果及分析 15

5.3.2.1PLL模块 15

5.3.2.2VGA显示控制模块 15

5.3.2.3RGB控制模块 16

六、实验心得 16

七、参考文献 17

附件 17

VGA模块程序 17

RGB模块程序 19

TOP顶层模块程序 20

测试模块程序 21

前言

VerilogHDL是目前应用最为广泛的硬件描述语言．VerilogHDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。

VerilogHDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。

VerilogHDL是一种硬件描述语言为了制作数字电路而用来描述ASICs和FPGA的设计之用。

是以C编程语言为基础设计一种语言。

1995年12月，IEEE制定了VerilongHDL的标准。

VGA（VideoGraphicsArray）即视频图形阵列，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛的应用，VGA支持在640X480的较高分辨率下同时显示16种色彩或256种灰度，现在的VGA有着更高分辨率如800X600或1024X768，这些扩充的模式就称之为SuperVGA模式，简称SVGA，本实验采用的是800X600，,VGA接口就是显卡上输出模拟信号的接口，传输红、绿、蓝模拟信号以及同步信号（水平和垂直信号）。

VGA接口是一种D型接口，上面共有15针空，分成三排，每排五个,是应用最为广泛的接口类型。

实验是基于FPGA设计，并且采用VerilogHDL硬件描述语言描述的VGA显示控制器，将QuartusⅡ集成开发环境作为软件编程实现，将MgicSOPC实验箱作为设计的硬件实现资源，FPGA控制了分辨率为800x600VGA显示器的显示色彩和显示区域，分别输出的是红绿蓝三根色彩控制线vga_r、vga_g和vga_b，行信号控制线和列信号控制线vga_vs和vga_hs。

实验的重心放在了显示控制器的系统层面的设计，采用了自顶向下的思路进行设计。

课程设计报告中给出了完整的设计思路和过程，并将系统分模块进行了详细的设计；绘出带有外围电路示意图的总框图，系统功能描述以及方案对比的详细说明，采用可编程逻辑器件进行设计，给出了电路原理分析和状态转换图，并且给出了VerilogHDL语言源代码和测试代码；完成了状态机和核心模块以及系统整体的仿真验证，并且给出仿真波形及说明。

最终下载到MgicSOPC实验箱上调试和测验，得出课程设计成果。

关键词：

VGA显示控制；FPGA；Verilog；QuartusⅡ；

一、课程设计要求和设计目的

1.1课程设计要求

利用VerilogHDL设计VGA显示控制模块，并在MagicSOPC实验箱上实现，该控制模块，可以根据VGA国际显示标准，设定屏幕显示像素和刷新频率，在PC液晶显示器上显示出多种彩色条纹或类似电脑屏幕检测程序那样的纯色切换。

基本细节要求如下：

1）采用显示模式为800×600的VGA显示器；

2）可以通过逻辑编写产生所设定的彩色条纹信号。

1.2.课程设计目的

1）学习VGA标准；

2）学习VGA显示控制器的设计。

二、课程设计方案论证和设计原理

2.1．课程设计方案论证

本设计采用VerilogHDL硬件描述语言描述的VGA显示控制器，将开发软件采用Altera公司的QuartusⅡ13.0集成开发环境作为软件编程实现，将MgicSOPC实验箱作为设计的硬件实现资源，箱上包含VGA接口，并可提供50MHZ的时钟频率经过锁相环PLL产生系统要求的40MHZ的频率即（像素输出频率）；FPGA控制了分辨率为800x600VGA显示器的显示色彩和显示区域，分别输出的是红绿蓝三根色彩控制线vga_r、vga_g和vga_b，行信号控制线和列信号控制线vga_vs和vga_hs。

设计重点考虑的是VGA时序控制的准确性，只要VGA时序控制正确，那么就可以很容易的实现彩条、单色图像的显示，同时输出红绿蓝三根色彩输出线控制着不同色彩显示，我们可以根据色彩编码表来设计我们想显示的颜色。

2.2．课程设计原理

2.2.1．VGA扫描原理

VGA显示器扫描方式分为逐行扫描和隔行扫描：

逐行扫描是从屏幕左上角第一个点开始，从左向右逐点扫描，每扫描完一行，电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐，开始下一帧。

隔行扫描是指电子束扫描时每隔一行扫一线，扫完一屏后再返回来扫描剩下的线，隔行扫描的显示器闪烁快速，（本实验采用逐行扫描的方式）。

2.3．外围电路原理

外围电路主要是VGA接口，VGA接口共有15针，分成3排，每排5个孔，是显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。

它传输红、绿、蓝模拟信号以及同步信号（水平和垂直信号）。

一般在VGA接头上，会1，5，6，10，11，15等标明每个接口编号，VGA接口15根针，其对应接口定义如下：

图2-1VGA接口定义

在本设计中，FPGA分别输出的是红绿蓝三根色彩控制线vga_r[3]、vga_g[3]和vga_b[2]，行信号控制线和列信号控制线vga_vs和vga_hs,连接到VGA所对应的接口，其中外围电路原理图如下：

图2-2开发板外围电路原理图

三、电路原理分析和系统设计

3.1、系统原理框图

我们本次的任务是设计VGA控制器，驱动液晶屏显示器显示3x2方块，每个方块显示的颜色不同，

通过设计需要对FPGA编程可输出RGB三基色信号和HS、VS行列控制线。

通过Verilog编写响应的彩条控制器程序，根据试验箱上的晶振频率50MHZ和像素输出频率40MHZ进行对比，首先设计锁相环PLL模块产生系统要求的40MHZ的频率即（像素输出频率）；然后设计VGA模块产生显示行控制线和列控制线，产生VGA显示的行、列时序，并且生成一个使能信号en和行范围控制信号[10:

0]v和列范围控制信号[10:

0]h，使能信号en和行范围控制信号[10:

0]v和列范围控制信号[10:

0]h再输入到RGB模块当中，控制RGB三基色信号的输出[2:

0]vga_r、[2:

0]vga_g、[1:

0]vga_b。

图3-1系统原理框图

3.1.1．时钟分频模块（PLL）

开发板上使用的晶振为50MHZ，VGA显示标准为800*600*60Hz，该显示模式需要的系统时钟频率为40MHz，即像素输出频率因此我们通过调用锁相环分频来实现。

3.1.2．VGA行列控制模块（VGA）

VGA显示标准需要设定行列控制信号，来显示有效显示区域，这也是整个VGA显示模块最为核心的一部分。

3.1.3．VGA色彩显示控制模块（R_G_B）

图像有效显示区域（使能信号en=1）内，输出控制颜色控制的r、g、b信号。

3.2、系统电路Magicsopc实验箱中VGA电路原理图和管脚分配

根据Magicsopc实验箱的datasheet，VGA显示部分的系统电路原理图如图3-2所示：

其中U47为转换芯片，两根行列控制线，三根色彩控制线。

图3-2Magicsopc实验箱中VGA电路原理图

同时也根据试验箱datasheet可以得到VGA显示管脚图分配，如图3-3所示，CLK信号接到A13管脚，复位信号RET_N接到A13，列控制信号vga_h接到N18，行控制信号接到E22管脚，采用的是256色VGA，（IO电压为2.5V）。

图3-3Magicsopc实验箱中VGA电路管脚分配

四、系统各模块及其工作原理

4.1、系统设计流程

PLL锁相环

R_G_B颜色控制输出

VGA控制器

VGA显示

颜色信号

同步信号

40MHZ

时钟

50MHZ

图4-1系统设计流程图

如图4-1所示：

首先设计锁相环PLL模块产生系统要求的40MHZ的频率即（像素输出频率）；然后设计VGA模块产生显示行控制线和列控制线，产生VGA显示的行、列时序，并且生成一个使能信号en使再输入到R_G_B模块当中，控制RGB三基色信号的输出，其中VGA模块为设计的核心。

4.2、PLL锁相环模块设计

图4-2PLL模块框架

FPGA中含有高性能的嵌入式模拟锁相环，此锁相环PLL可以与一输入时钟信号同步，作为参考实现锁相。

将输入的50MHZ时钟信号inclk0锁相为40MHZ的像素输入时钟c0，来满足VGA显示要求。

需要注意锁相环使用的以下几点：

1）锁相环必须在工程的顶层模块文件中使用；

2）锁相环的输入时钟必须是外部时钟输入，不能是由FPGA内部信号引入锁相环。

4.3、VGA控制模块设计

4.3.1．VGA时序分析

VGA列同步时序：

VGA行同步时序：

图4-3VGA行列同步时序

VGA中定义行时序和列时序都需要同步脉冲（a段）、显示后沿（b段）、显示时序段（c段）和显示前沿（d段）四部分。

VGA工业标准显示模式要求：

行同步、列同步都为负极性，即同步脉冲要求是负脉冲。

由VGA行时序可知：

每一行都有一个负极性行同步脉冲（a段），是数据行的结束标志，同时也是下一行的开始标志。

在同步脉冲之后为显示后沿（b段），在显示时序段（c段）为显示器亮的过程，RGB数据驱动一行上的每一个像素点，从而显示一行。

在一行的最后为显示前沿（d段）。

在显示时间段c之外没有图像投射到屏幕，而是插入消隐信号。

同步脉冲、显示后沿和显示前沿都是在行消隐间隔内，当消隐有效时，RGB信号无效，屏幕不显示数据。

4.3.2．显示标准与参数分段

本实验的显示标准为800*600*60Hz。

（800为列数，600为行数，60Hz为刷新一屏的频率）输入像素时钟频率为40MHZ，还有其它指定的国际标准，如图4-4所示：

图4-4VGA显示标准

行时序：

屏幕对应的行数为628（a+b+c+d=e段），其中600（c段）为显示行；