相联存储器的设计与实现Word文件下载.docx
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输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：
用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：
用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；
同时其他的存储单元的信息被屏蔽掉。
存储体（AMU）：
用于存放待检索的数据，由高速半导体存储器构成，以求快速存取。
检索寄存器（CR）：
把检索项和所有存储单元相应位进行比较，如果比较结果相等，输出高电平1，否则输出低电平0。
设存储体由8个字构成，字长为8位的二进制数。
CR为检索寄存器，字长也为8位，存放要比较的数。
首先向输入总线输入一个八位二进制的字，然后通过三八译码器选择电路依次将八个八位二进制数输入到存储体中。
将输入到输入寄存器的字通过检索寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置1，否则置0，，我们就能找到匹配的那个字。
若存储体八个单元存储的数据分别为00010001、10001001、00010000、10011001、10010010、00010011、00010001，00011000，输入寄存器中的存储数据是10010010，通过检索寄存器器CR进行比较之后，可以知道发现检索数据与存储体中的第五个单元的内容一致，所以结果输出为：
00001000。
1.3设计环境
硬件环境：
伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
EDA环境：
Xilinxfoundationf3.1设计软件、COP2000仿真软件
图1.2Xilinxfoundationf3.1设计平台
图1.3COP2000计算机组成原理集成调试软件
第2章详细设计方案
2.1总体方案的设计与实现
本设计方案以原理图输入方式设计出顶层方案图，以此实现相联存储器相关的逻辑功能，在XCV200可编程逻辑芯片上实现电路。
在Xilinxfoundationf3.1开发环境上设计好电路图，把输入/输出信号分别定位到XCV200芯片指定的引脚上，完成芯片的引脚的锁定。
2.1.1创建顶层图形设计文件
根据相联存储器的相关功能，顶层图形文件由以下器件组成：
九个寄存器（FD8CE），一个3：
8译码器（D3-8E）、八个CR比较器（COMP8）、二十个输入端口和八个输出端口封装而成的一个完整的设计实体。
该方案在Xilinxfoundationf3.1软件环境下进行软件的设计，实现顶层图形文件。
2.1.2器件的选择与引脚锁定
（1）器件的选择
由于所提供的硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，因此采用的目标芯片为XlinxXCV200可编程逻辑芯片。
（2）引脚锁定
根据引脚分配表，把顶层图形文件中的输入/输出信号依次安排到XlinxXCV200芯片指定的引脚上，实现芯片的引脚锁定，各信号及XlinxXCV200芯片引脚对应关系如表2.1所示。
表2.1信号和芯片引脚对应关系
相联存储器内部信号
XCV200芯片引脚
CBUS0
P103
CBUS1
P102
CBUS2
P101
CBUS3
P100
CBUS4
P97
CBUS5
P96
CBUS6
P95
CBUS7
P94
A0
P73
A1
P72
A2
P71
INBUS0
P87
INBUS1
P86
INBUS2
P85
INBUS3
P84
INBUS4
P82
INBUS5
P81
INBUS6
P80
INBUS7
P79
CLK
P213
OUT0
P110
OUT1
P111
OUT2
P203
OUT3
P185
OUT4
P184
OUT5
P178
OUT6
P152
OUT7
P147
2.1.3编译、综合、适配
利用Xilinxfoundationf3.1设计软件对顶层图形文件进行编译，并尽量调整各器件和线的位置使其合理美观，连接完毕后进行仿真，待仿真成功后编译文件，编译成功后即可将文件下载到芯片中。
2.2功能模块的设计与实现
本相联存储器是由输入寄存器，选择比较电路，检索寄存器，存储体组成的，设有20个输入端口和8个输出端口实现其输入和输出。
各部分元件均分别单独实现功能并仿真成功之后，再将各部分模块进行连接，经整体整合仿真成功后，完成了所需电路实体。
2.2.1输入寄存器的设计与实现
2.2.1.1功能描述
输入寄存器字长为八位，用于存放检索数据，本方案用一个8位的D触发器来实现。
2.2.1.2电路图
图2.1输入模块电路图
2.2.1.3功能仿真
在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.2所示。
表2.2仿真信号选择和参数设置
输入信号
输出信号
CBUS（16进制）
QBUS（16进制）
0F
1
3F
图2.2输入模块仿真图
由图2.2的仿真的结果与表2.2的参数设计进行比较可知，仿真结果正确。
2.2.2存储体的设计与实现
2.2.2.1功能描述
该存储体一共有8个寄存器组成，每个寄存器的字长为8位。
利用3：
8译码器的输出端分别控制8个寄存器的CE端，使之可以分别对每一个存储器进行写入操作。
例如：
译码器输入端A0,A1,A2为010时，其输出端D2输出为“1”，使得与D2端相连的寄存器的使能端为“1”，并且CLK信号为高电位时，即可将数据总线INBUS7~INBUS0的数据输入到此寄存器中。
如此可以最终实现对8个寄存器的分别写入操作。
2.2.2.2电路图
图2.3存储体模块电路图
2.2.2.3功能仿真
在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.3所示。
其中，129到136是分别是8个存储体的输出。
表2.3仿真信号选择和参数设置
INBUS（16进制）
QBUS
FF
129
130
00
132
F8
1C
133
2F
01
134
F0
135
6F
136
图2.4存储体模块仿真图
由图2.4的仿真的结果与表2.3的参数设计进行比较可知，仿真结果正确。
2.2.3检索寄存器的设计与实现
2.2.3.1功能描述
当检索内容与待检测内容分别写入到输入寄存器与存储体以后，需要通过检索寄存器把检索数据与存储体中每一个存储单元中的数据进行匹配，如果发现其某个存储单元中的数据和检索数据完全一致，就把符合寄存器的相应位置“1”，表示其该数据即为想要检索的数据，否则置“0”，表示存储体中没有符合匹配要求的数据。
2.2.3.2电路图
图2.5存储体模块电路图
2.2.3.3功能仿真
在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.4所示。
其中，QBUS为检索数据，Q0到Q7为存储体中的数据。
表2.4仿真信号选择和参数设置
输入数据
输出数据
Q0---Q7（16进制）
0---7（2进制）
3C
Q0
7F
Q1
Q2
E0
2
Q3
3
Q4
4
Q5
5
0
Q6
6
1
Q7
7
图2.6存储体模块仿真图
由图2.6的仿真的结果与表2.4的参数设计进行比较可知，仿真结果正确。
2.3仿真调试
仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
2.3.1建立仿真波形文件及仿真信号选择
在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.5所示。
表2.5仿真信号选择和参数设置
OUT0--7
F7
BF
EF
FB
FD
83
C7
2.3.2功能仿真结果与分析
图2.7功能仿真波形结果
由图2.7的功能仿真的结果与表2.5的参数设计进行比较可知，仿真结果正确。
第3章编程下载与硬件测试
3.1编程下载
利用COP2000仿真软件的编程下载功能，将得到hh.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
3.2硬件测试及结果分析
利用XCV200实验板进行硬件功能测试。
相联存储器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。
表3.1XCV200实验板信号对应关系
XCV200芯片引脚信号
XCV200实验板
IBUS0
K00
AMBUS4
K14
IBUS1
K01
AMBUS5
K15
IBUS2
K02
AMBUS6
K16
IBUS3
K03
AMBUS7
K17
IBUS4
K04
CLOCK
IBUS6
K06
OBUS0
IBUS7
K07
OBUS1
B0
K20
OBUS2
B1
K21
OBUS3
A3
B2
K22
OBUS4
A4
AMBUS0
K10
OBUS5
A5
AMBUS1
K11
OBUS6
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