数字频率计设计与制作Word文档格式.docx
《数字频率计设计与制作Word文档格式.docx》由会员分享，可在线阅读，更多相关《数字频率计设计与制作Word文档格式.docx（15页珍藏版）》请在冰豆网上搜索。
计数
DigitalFrequencyMeterDesignandFabrication
Wangfeng,ElectronicInformationEngineering
Abstract:
DigitalFrequencyMeterisameasuringdevice,itcanusingdecimalnumeralrevealthesignalfrequency.Themeasuredsignalwasvarietyseasonalsignal,suchassinusoidalwave,squarewave,trianglewaveandsoon.Ifweusingamplifycircuit,wecanalsousesensingelementmeasuringsomanyfaintandregularsignals,
forexamplevoice,inflexiblevibrateandrotationrate.DigitalFrequencyMetercanmakeusintuitivelysightthesignalfrequency,it’sconveniently,simplyandaccuracy,
soithasenormouslyworthyinmanyfields,includecomputer,communicationapparatus,automationequipmentandsoon.Foraboutthissubjectstudy,theDigitalFrequencyMeterDesignandFabrication,Iselect555_timerproduceanormaltimesignal,usingMonostableTrigger74LS273constituteflip-latch,usingcounterflip-flop74LS90count,using74LS48constituteacodetranslatorandusigMixielightrevealfrequency.Applydigitalintegratedcircuitchiphelpmesavesomanytimeandreduceanumberofinconvenience.
Keywords:
DigitalFrequencyMeter;
flip-flop;
codetranslator;
counter
1设计原理及意义
1.1基本设计原理
数字频率计的主要功能是测量周期信号的频率。
频率是单位时间（1s）内信号发生周期变化的次数。
如果我们能在给定的1S时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。
数字频率计首先必须获得相对稳定与准确的时间，因此在此次设计中以555定时器为主设计一个多谐振荡器，用来产生一个相对准确的能产生1s脉宽的时基信号。
同时将被测信号如正弦波、三角波、方波转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这1s的时间间隔内被测量的信号产生的脉冲个数，然后再经过锁存器将计数器所计的数锁存起来，最后在经过译码器把锁存器锁存的二进制数译码，将其换算后通过数码管显示出来，这就是此次数字频率计设计的基本原理。
1.2课题意义
1.通过设计数字频率计巩固数字逻辑电路知识。
3.熟悉基准时间产生电路的基本工作原理。
4.熟悉计数器、译码器、七段数码管的功能及应用。
5.对仿真设计过程有一个基本了解熟悉仿真软件的使用。
6.提高实际设计能力，使工程能力得到实际锻炼。
2设计思路
按照图2所示的逻辑图所示。
首先，我们要获得一个标准的固定宽度1秒的方波脉冲做门控制信号。
其次，要把这个标准的信号和被测信号相“与”，通过门控制信号可以获得1秒钟内通过脉冲的个数，此脉冲直接进入计数器进行计数，然后通过译码显示其频率。
最后，要设计的是对计数器和锁存器的控制，这个的基本思路是在时基电路脉冲的上升沿到来时闸门开启,计数器开始计数，在同一脉冲的下降沿到来时，闸门关闭，计数器停止计数。
同时，锁存器产生一个锁存信号输送到锁存器的使能端将结果锁存,并把锁存结果输送到译码器来控制数码管，这样就可以得到被测信号的数字显示的频率。
所以综合上面所说的可以将数字频率计的电路分为四大部分即：
时基电路、闸门电路、逻辑控制电路以及可以控制的计数、锁存、译码、显示电路。
设计框图如图1所示。
在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成，在计算机及各种数字仪表中，都得到了广泛的应用。
因此，它是一种测量范围较广的通用型数字仪器。
本次课题就是用来研究简单的计数式数字频率计的设计。
图1设计框图
图2逻辑图
3主要芯片介绍
3.1555定时器
555定时器内部结构的简化原理图如图3所示。
它由3个阻值为5k的电阻组成的分压器、两个电压比较器A1和A2、基本RS触发器、集电极开路的放电三极管T组成。
定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电三极管T的状态。
图中RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出Q为低电平。
因此在正常工作时，应将其接高电平。
图3555电路结构图
555定时器的功能表如下图所示
清零端
高触发端TH
低触发端
放电管T
功能
导通
直接清零
1
置0
截止
置1
不变
保持
图4555功能表
3.2芯片74LS90
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：
图574LS90引脚图
图674LS90功能表
3.3芯片74LS273
74LS273是8位数据/地址锁存器，他是一种带清除功能的8D触发器。
1脚是复位CLR，低电平有效，当1脚是低电平时，输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部输出0，即全部复位；
当1脚为高电平时，11（CLK）脚是锁存控制端，并且是上升沿触发锁存，当11脚有一个上升沿，立即锁存输入脚3、4、7、8、13、14、17、18的电平状态，并且立即呈现在在输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）上。
管脚图和功能图如下图7所示。
D1～8D为数据输入端，Q1～Q8为数据输出端，正脉冲触发，低电平清除，常用作8位地址锁存器。
图774LS273管脚图和功能表
3.4芯片74LS48
在本次设计中使用译码器74LS48将74LS273锁存的二进制数值进行译码，用来驱动七段数码管显示。
它的管脚图如下图所示。
图874LS48引脚图
4电路设计
4.1闸门电路
闸门电路由与非门组成，该电路有两个输入端和一个输出端，输入端的一端被测信号，另一端接控制信号。
闸门是否开通受门控信号的控制，当门控信号为高电平时，闸门开启；
而当门控信号为低电平时，闸门关闭。
只有在闸门开启的时间内，被测信号才能通过闸门进入计数器。
图9闸门电路
4.2时基电路
时基电路是通过555定时器、电阻、电容组成的多谐震荡器实现，两个暂态时间分别为:
重复周期为
。
构成电路如图4所示。
其作用是控制计数器的输入脉冲。
当标准时间信号到来时，闸门打开，被测信号通过闸门进入计数器开始计数；
当标准时间脉冲下降沿到来时，闸门关闭，计数器无脉冲输入停止计数。
频率计算公式:
，而我们要得到脉宽1s的脉冲则又由公式
；
，其中T1为脉冲宽度且为了使T2的值小一些。
因此我们可以计算出各个参数通过计算确定了R1取47K欧姆,R5取100K欧姆,R6取36K欧姆,电容取10uF。
这样我们得到了比较稳定的脉冲。
得到的时基仿真图形如下图4所示，此时的脉冲宽度大概为1s，而低电平时间也较短，即符合设计要求。
图10时基信号波形图
图10时基电路
4.3逻辑控制电路
本设计采用74LS123组成逻辑控制电路，芯片的功能表如图6所示，构成的控制电路如图7所示。
由时基电路产生的脉冲来一个下降沿时，74LS123将会产生一个高脉冲，让锁存器锁存住频率，同时激发下一个74LS123产生一个高脉冲，让计数器清零，直到时基电路的下一个上升沿到来才开始下一次计数。
当被测信号通过闸门进入计数电路，于是计数器译码器同时工作，从而记下所测信号频率值。
当控制电路转为其他状态时，闸门关闭，计数器停止工作，数码管继续显示所测频率值。
直到有一次循环，计数器清零，数码管显示消失，到此为止，频率计完成一次测量。
脉冲信号可由两个单稳态触发器74LS123产生，它们的脉冲宽度公式
决定。
由芯片的功能表可以得出，当
、触发脉冲从1A端输入时，在触发脉冲的负跳变作用下，输出端
可获得一负脉冲。
图1174ls123功能表
图12逻辑控制电路
4.4计数器电路
为了提高计数速度，确保测量的精度，可采用同步计数器。
其特点是计数脉冲作为时钟信号同时接于各位触发器的时钟脉冲输入端，在每次时钟脉冲沿到来之前，根据当前计数器状态，利用逻辑控制电路，准备好适当的条件。
当计数脉冲沿到来时，所有应翻转的触发器同时翻转，同时也使用所有应保持原状的触发器不该变状态。
本设计中计数器电路采用十进制计数器74LS90，它不仅可用于对脉冲进行计数，还可用于分频，N位进制计数器就是N分频器。
被测信号由闸门开通送入计数器，记录所测信号频率值传入译码显示电路中，显示器显示测得频率值；
待闸门关闭，计数器停止工作；
电路则继续工作进行下次循环，计数器清零，显示器数值消失，频率计完成一次测量。
组成电路如下图8所示。
图13计数电路
4.5锁存器
锁存器是构成各种时序电路的存储单元电路，其具有低电平（逻辑0）和高电平（逻辑1）两种稳定状态，一旦状态被确定，就能自行保持，锁存器是一种脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。
本次实验电路采用74LS273锁存器，构成的电路图如下图9所示。
其作用是将计数器在1s结束时锁记得的数进行锁存，使显示器上能稳定地显示此时计数器的值。
当1s计数结束时，通过逻辑电路产生信号送入锁存器，将此时计数的值送入译码显示器
升级会员 