用verilog写正弦波发生器Word下载.docx

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modulecounter（clock,rst_n,addr_div,addr_div_1）;

inputclock;

0]cnt;

always@（posedgeclockornegedgerst_n）

cnt<

elseif（cnt==10'

d1023）cnt<

else

=cnt+10'

always@（posedgeclockornegedgerst_n）if（!

cnt_temp<

d1023）cnt_temp<

else

=cnt;

wire[9:

0]addr_div,addr_div_1;

assignaddr_div=cnt_temp;

assignaddr_div_1=cnt_temp;

//正弦波形数据，做ROM用

WIDTH=10;

DEPTH=1024;

ADDRESS_RADIX=UNS;

DATA_RADIX=UNS;

CONTENTBEGIN

0 :

511;

1 :

514;

2 :

517;

3 :

520;

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524;

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902;

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