6波形发生器电Word文档格式.docx

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但这些电路大都也是用RC多谐振荡器产生三角波，方波并经转换后得到正弦波，频率稳定度差，精度差，难以精确控制。

更大的问题是不能实现发挥部分所要求任意波产生。

所以不能采用。

方案三：

采用“直接式频率合成器“方式。

直接式频率合成也叫分频—混频—倍频式合成，是有一个高稳定，高纯度的晶体参考频率源，通过分频，混频，倍频和滤波，产生所需要的各种输出频率，再通过整形变换得到方波，三角波，这种方案可以做到较高的频率分辨率和频谱纯度，但实现起来复杂，体积大，在短时间内难以完成，况且也不能产生任意波。

方案四：

采用间接式频率合成，既锁相环（PLL）频率合成法，这种方法主要组成部分为鉴相器（PD）、环路滤波器（LPF）、压控振荡器（VCO）、可变分频器，可变分频器又分整数分频（NPLL）和小数分频（FNPLL）。

FNPLL的出现是对普通的除N锁相环（NPLL）频率合成技术的巨大发展。

这种方案能达到优异的性能。

但实现起来也比较复杂，且不能完成产生任意波的任务，不适合本

题的要求。

方案五：

采用DDS方案。

DDS是“Direct—Digital—Synthesis”的缩写，即直接数字合成。

DDS概念出自1971年[5]，它的出现导致了频率合成技术的第二次革命。

DDS频率合成的基本原理是使用稳定的参考时钟源规定抽样时间，直接产生波形的幅度抽样值，然后经D/A转换和低通滤波平滑输出。

我们用一个比较通俗的旋转矢量和相位圆来说明DDS的原理。

如图1所示。

图1、DDS原理示意图

设旋转矢量R与X轴夹角为

R在Y轴的投影为

，当R绕单位圆旋转时，S（t）将取+1～-1之间任意值，

从0°

～360°

变化，可得到正弦函数一周的幅度值，也就是S=Rsin

.如果R不是连续的绕单位圆旋转，而是由某一时钟控制，以等步长的相位增量阶跃式旋转，那么S值将形成阶跃式的近似正弦波，步长（既相位增量）越小，R转的越慢，形成了正弦波频率越低，反之步长越大，R转的越快，正弦波频率越高。

DDS的原理框图如图2所示。

图2、DDS系统原理说明图

DDS系统主要有时钟发生器、相位累加器、波形存储器RAM、数模转换器和低通滤波器组成。

其基本原理是：

先将要产生的波形数据存入波形存储器，然后在参考时钟的作用下，对输入的频率数据（即频率控制字）进行累加，并且将累加器的输出一部分（高位）作为读取波形存储器的地址，将读出的波形数据经D/A转换为相应的电压信号，D/A转换器输出的一系列的阶梯电压信号经低通滤波后便输出了光滑的合成波形的模拟信号。

DDS方案的突出优点为：

●很高的频率分辨率；

●很高的频率切换速度；

●切换时相位能保持连续；

●超宽的频率范围；

●能实现各种调制波和任意波形的产生；

●采用全数字化技术，便于设计，便于单片集成。

基于上述理由，本设计选择DDS方案。

我们采用89C55单片机及可编程器件实现，利用单片机的灵活性和可编程器件相结合，使得系统控制容易、扩展方便、设计快捷。

使本波形发生器具有自动化、智能化、多功能化的突出优点。

二．理论分析和参数选择

1．理论分析

（1）DDS系统的调谐方程式为[5]

（1）

式中：

——所需的输出频率值；

N——相位累加器的位数；

M——频率控制字（相位增量，即步长）；

由式

（1）可见，输出频率

与频率控制字M成正比。

如果已知输出频率

，即可计算出频率控制字M。

（2）系统的频率分辨率，即M=1时的最低频率值，为

（2）

（3）系统产生的最高频率，理论上，主要受奈奎斯特频率的限制，根据采样定理，当M=2N-1时，系统能达到的理论输出频率为：

（3）

但在实际设计的DDS系统中，由于输出滤波器的非理想性，一般输出信号的最大频率

为参考时钟频率

的40%左右。

（4）通过以上分析，DDS系统可以得到非常宽的频率调节范围，其相对带宽为：

（4）

2．参数选择

为了提高频率分辨率，累加器位数N一般选比较高，但波形存贮器的RAM的容量有限，因此在实际应用中，为了压缩RAM容量一般采用只用N位相位累加器的高W位，而截去其低B位，选D/A为A位，因此，DDS的原理框图如图4所示

图4、实际的DDS模型

（1）系统时钟

确定

根据我们现有的晶体振荡器频率为32.768MHz，取这个晶振频率的优点是它正好为2的整次幂，以减小频率控制字M不为整数（为小数部分）时带来的相位积累误差（所谓的“错步现象”）[3]。

（2）相位累加器位数N的确定

为了能够得到更好的频率分辨率指标，同时考虑可编程器件的可利用资源，我们暂取N为27位。

（3）波形存储器存储深度的确定

相位累加器采用27位，固定抽样时钟32.768MHz，输出频率以400KHz为例，每周期抽样点数与波形存储器的关系为：

存储器容量（Byte）

1K

8K

32K

128K

400KHz抽样点数/周期

2或3

20或21

81或82

327或328

表1400KHz每周期抽样点数与波形存储器容量关系

考虑400KHz时每周期的抽样点数为82点/周期已能满足要求，故选RAM为32K字节，即RAM地址位数为15位（W=15）。

（4）D/A转换器位数的确定

D/A位数越高，幅度精度也越高，杂散和噪声也会越小。

据有关资料表明[3]，杂散与DDS的相位累加器位数以及与D/A位数的关系如图5所示。

图5

兼顾题目中对幅度分辨率的要求和经济方便上的考虑，我们选8位D/A，其幅度分辨率为

=

19.5mV。

（5）低通滤波器的设计

根据采样定理，输出信号的幅度响应具有

的包络特性。

图6表示了经过D/A变换以后，但无任何滤波的DDS输出频谱。

图6、没有滤波的DDS频谱

其镜象频率主要出现在

，

。

我们必须滤出这些杂散频率。

据分析，最大杂散信号边带与信号功率之比为[5]：

（5）

或者用dB表示为

（6）

式中，EP——D/A变换器常数；

——杂散信号频率（=

）；

RL——负载电阻。

式（5）或（6）对确定滤波器的特性是非常有用的，特别是在最高合成输出频率远小于参考时钟频率，即合成输出信号电平远大于杂散信号电平的情况下，可以使用较少的硬件。

本系统时钟频率为32.768MHz，如果最高输出信号频率为400KHz，那么第一镜象频率为

=32.764MHz，即使考虑别的因素引起的一些杂散频率，本设计对滤波器的要求也是非常低的。

根据以上的参数，可计算出本系统的下列数据：

频率分辨率（最小输出频率）：

=0.244Hz；

理论最高频率：

=

12.5MHz；

题目要求的频率范围为100Hz~200KHz，频率步进量

100Hz，幅度步进量为0.1V，任意波频率按10次谐波计算，本设计都可以大幅度的超过要求。

三．DDS方案实现——硬件设计与制作

本设计以单片机和可编程器件作为控制和数据处理的核心，系统总体框图如图7所示。

图7、系统硬件框图

整个系统分为人机接口、波形产生、系统控制以及其它功能四个模块。

（一）波形产生模块

该模块是本系统最主要的模块，它分数字和模拟两个部分。

1．数字部分

数字部分主要包括相位累加器、地址锁存器和控制输出信号周期数的计数器以及波形存储器和D/A转换器，其中，相位累加器、地址锁存器和控制输出信号周期数的计数器等由一片ALTERA公司的可编程器件EPM7128SLC84-15完成。

其顶层逻辑图如图8所示。

图8可编程器件逻辑设计顶层原理图

图中①为控制寄存器组，其中包括相位控制字寄存器，用来寄存相位累加器的相位增量；

波形计数器预置寄存器，用来寄存单次或多次波形输出的波形数目；

②为27位相位累加计数器，由其高15位产生32K波形存储器的地址信号；

③为波形计数器，用以对单次或多次波形输出的周期个数控制；

④为波形存储器读写方式控制器，控制写数据波形与波形输出的切换。

输入信号有8位数据线，寄存器片选信号，锁存时钟，输出方式选择，启动/清零，写时钟信号,读写控制信号。

其中寄存器片选信号用来片选寄存器组的某个寄存器，锁存时钟将数据线上的数据锁入被选中的寄存器，上升沿有效；

输出方式选择用来切换波形输出的方式是连续状态还是非连续状态；

启动/清零信号用来在开机时启动和在运行过程中清零相位累加器；

写时钟作为在写波形数据状态下的相位累加器（即RAM地址计数器）时钟和波形存储器的写信号,读写控制信号用来切换波形写入和波形输出两种状态。

输出信号线有15位RAM地址信号线，8位的RAM数据信号线，RAM写信号，RAM读信号。

2．单次或多次特定波形产生

利用一减计数器,其预置值为欲产生波形的个数。

当处于单次或多次特定波形输出状态时，启动DDS，此计数器开始计数，当计数器减到0时，由计数器产生一个信号停止DDS，等待下次启动。

其设计原理图如下：

图9波形计数器的设计原理图

3．仿真结果

可编程器件通过8255PA、PC口与单片机连接，PA口作为数据输出口，PC口作为可编程器件的控制口。

通过此扩展口，单片机完成波形数据、相位增量、单次或多次特定波形周期数目的写入。

使用8位数据线，控制字超过8位需分多次写入。

RAM的读取和D/A转换由可编程器件控制。

单片机对可编程器件的操作有着严格的时序。

（1）波形数据写入的仿真时序

图图10（a）波形数据写入的仿真时序

（2）写入相位控制字和波形数时序仿真

图10（b）相位控制字和波形周期数写入时序仿真

（3）波形计数器时序仿真

图10（c）波形计数器时序仿真

（4）相位累加器时序仿真

图10（d）相位累加器的时序仿真

4．存储器和D/A转换器

存储器采用32K字节的IS61C256，该器件较高的存取速度。

D/A采用8位的CA3338器件，存储器和D/A转换器的电路如图10所示。

其中运算放大器是将D/A输出电流转换为输出电压。

图11、存储器和D/A转换器电路

5．模拟部分

模拟部分包括程控衰减器、低通滤波器和输出缓冲器三部分。

其电路如图11所示。

输入信号来自于前级D/A，进入到作为程控衰减器的D/A的参考电压端。

图12、模拟部分电路图

（1）程控衰减电路

应题目要求的幅度步进为0.1伏，峰峰值为5伏，故需要将输入