多功能数字钟.docx
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多功能数字钟
1、课程设计题目：
多功能数字钟
2、课程设计的设计任务和基本要求
1、设计一个24小时数字钟。
2、能手动校正时、分。
3、整天报时：
在59分51、53、55、57秒时输出750Hz音频信号，在59分59秒时输出1KHz信号，结束时刻为整点。
4、闹钟系统。
三、设计总体思路和原理
如图1所示，数字钟电路系统由主体电路和扩展电路两大部分组成。
其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能：
报时和定时功能。
该数字钟系统的工作原理是：
振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
计时出现误差时,可以用校时电路校时、校分。
各扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。
四、单元电路设计
1、计数器
脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。
“秒”、“分”计数器为60进制，小时为24进制。
（1）60进制计数器
数字钟的“分”和“秒”计数器均为模60的计数器（图2），它们的个位都是十进制计数器，而十位则是六进制计数器，其计数规律为00->01->…->58->59->00…。
可选用74160作为“分”和“秒”的个位和十位计数器，其中，十位计数器将74160连接成模6计数器。
（2）24进制计数器
数字钟的“时”计数器为模24的计数器，其计数规律为00->01->…->22->23->00…，即当数字钟运行到23时59分59秒时，在下一个秒脉冲作用下，数字钟显示00时00分00秒。
同理，M=24<102,应选用2片74160，将其连接成模24计数器作为“时”计数器（图3）。
图2.60进制计数器
图3.24进制计数器
2、校时电路
当数字钟计时出现误差时，必须对时间进行校正，通常称为“校时”。
校时是数字钟应该具备的基本功能，要求能对时和分进行校对。
对校时电路的设计要求是，在进行小时校正时不影响分和秒计数器的正常计数；同理，进行分校正时不影响秒计数器的正常计数。
校正时间的方式有“快校时”和“慢校时”两种，
表4校时开关的功能
S1S2功能
1
1
计数
1
0
校分
0
1
校时
其中“快校时”是通过校时开关的控制，使校时脉冲进入校时电路，则计数器对校时脉冲计数，当计到需要校正的时间时，再使计数器转入正常计数。
“慢校时”是用单脉冲发生器的输出做校时脉冲，通过校时开关的控制，每触发一次输出一个单脉冲，则计数器加1，当计到需要校正的时间时，再使计数器转入正常计数。
由此可见，两种校时方式的电路应基本相同，不同的是校时脉冲的产生与控制方式有所区别。
图4所示电路为校“时”、校“分”电路。
其中S1为校“分”用的控制开关，S2为校“时”用的控制开关，它们的控制功能如表4所示。
其中校时脉冲用分频器的10Hz的输出脉冲，当S1或S2分别为“0”时可进行“快校时”。
需要注意的是图中所示的校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，必要时还应将其改为去抖动开关电路。
3．整点报时
本功能的要求是仿电台整点报时，每当数字钟计时到整点（或快要到整点时）发出音响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。
设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间为1秒。
由此可见，分十位和个位计数器的状态分别为（QDQCQBQA）M2=0101，（QDQCQBQA）M2=1001；秒十位计数器的状态为（QDQCQBQA）S2=0101。
秒个位计数器QDS1的状态可用来控制1kHz和750Hz的音频。
表5列出了秒个位计数器的状态。
表5秒个位计数器的状态
CP/秒
QDS
QCS
QBS
QAS
功能
50
0
0
0
0
51
0
0
0
1
鸣低音
52
0
0
1
0
停
53
0
0
1
1
鸣低音
54
0
1
0
0
停
55
0
1
0
1
鸣低音
56
0
1
1
0
停
57
0
1
1
1
鸣低音
58
1
0
0
0
停
59
1
0
0
1
鸣高音
00
0
0
0
0
停
只有当QCM2QAM2=11,QDM1QAM1=11,QCS2QAS2=11及QAS1=1时，音响电路才能工作。
整点报时的电路如图5所示，这里采用的都是TTL与非门。
4．定时控制
定时控制电路要求数字钟在规定的时刻驱动音响电路时行“闹时”，要求时间准确，即信号的开始时间与持续时间必须满足规定的要求。
例如要求上午7点59分发出闹时信号，持续时间为1分钟。
7点59分对应数字钟的时十位计数器的状态为（QDQCQBQA）H2=0000，时个位计数器的状态为（QDQCQBQA）H1=0111，分十位计数器的状态为（QDQCQBQA）M2=0101，分个位计数器的状态为（QDQCQBQA）M1=1001。
若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟（即8点时）
停响。
所以闹时控制信号Z的表达式为
Z=（QCQBQA）H1·（QCQA）M2·（QDQA）M1·M
式中M是时个位计数器向十位计数器的进位，为1时是上午，为0则是下午，在这里M应为1。
故应在时个位进位脉冲前加一个74LS04非门。
由图6可见上午7点59分时，音响电路的晶体管导通，则扬声器发出1kHz的声音。
8点后晶体管因输入端为“0”而截止，电路停闹。
五、主体逻辑电路图
由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。
级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时。
如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。
通常用几十微法的大电容与0.01F的小电容相并联
经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。
最后画出满足设计要求的总体逻辑电路图，如图7所示
图7.总电路图
6、元器件清单
74LS106集成块6块
DCD_HEX数码管6个
74LS20四输入与非门4块
74LS00二输入与非门4块
74LS04六非门1块
电阻3.3K2个
开关3个
电铃1个
7、总结与体会
数字钟的设计涉及到模拟电子与数字电子技术。
其中绝大部分是数字部分、逻辑门电路、数字逻辑表达式、计算真值表与逻辑函数间的关系、编码器、译码器显示等基本原理。
数字钟是典型的时序逻辑电路，包含了计数器，二进制数，六进制数，六十进制，二十四进制，十进制数的概念。
数字钟的设计与制作可以进一步加深对数字电路的了解，通过本次电子电路的设计，为数字电路的制作提供思路。
我学到了很多东西，最重要的是去做好一个事情的心态，也许在你拿到题目时会觉得困难，但是只要你充满信心，一步一个脚印去实现它，就肯定会完成的。
有时候画的线和其它线重要合时会看不到，有时又会明明连的是这个端点，一移动时却连到任外一个端点了，再加上电路有这么大了，显示器的界面宽度又有限，所以做起来有点麻烦，一但搞不好就要重新来，这个时候就要你有足够的耐心了。
从这次设计中我觉得我学到了以下东西：
对于数字逻辑一些基本知识有了更深的了解,了解很多集成门电路芯片的使用,增强了面对困难勇于面对，勇于解决的信心。
以往每做一次课程设计，感觉自己的收获总会不少，这次也不例外。
做课程设计是为了让我们对平时学习的理论知识与实际操作相结合，在理论和实验教学基础上进一步巩固已学基本理论及应用知识并加以综合提高，学会将知识应用于实际的方法，提高分析和解决问题的能力。
通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关数字钟的原理与设计理念，要实现电路功能总要先设计,成功之后才实际接线的。
但是最后的成品却不一定与理想的完全一样，因为，再实际接线中有着各种各样的条件制约着。
所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。
在做课程设计的过程中，我深深地感受到了自己所学到知识的有限，明白了只学好课本上的知识是不够的，要通过图书馆和互联网等各种渠道来扩充自己的知识。
在实验过程中我们曾经遇到过问题。
一个是在电路接好之后计数的显示结果不正确,经分析，检查后我们请老师帮我们检查了，知道了是电路中有些不懂的地方，改正了错误。
我们遇到的第二个问题是有线路太多，容易混乱。
所以我们没有一时检查出问题，但是我们没有沮丧。
在使用万用表测量各个接点电压后我们找到了原因。
，但是从中我们学习到了如何对待遇到的困难，进一步培养了我们一丝不苟的科学态度和不厌其烦的耐心。
在设计的过程中我和我们组的成员始终在一起，我们互相讨论互相合作，使得我们的设计得以顺利完成，体会到了合作的力量，感受到了1+1＞2。
所有的这些心得会对我以后的学习和工作有帮助作用，忠心感谢钟老师在实验过程中给我们的谆谆教导；忠心感谢学校给我提供这次毕业设计的机会。
八、参考文献
1.欧阳星明.数字逻辑.华中科技大学出版社.2005.3
2.李玲远.电子技术基础实验.科学出版社.2005.8
3．谢自美.电子线路设计·实验·测试.华中科技大学出版社.2002.2
4．陆坤.电子技术设计.电子科技大学出版社.2002.2
5．马建国.电子系统设计.高等教育出版社.2005.3
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