VHDL频率计设计.docx

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VHDL频率计设计

VHDL频率计设计

数字频率计是利用EDA技术设计的被测信号频率的一种测量工具。

它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。

经过改造，可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。

因此数字频率计在测量物理量方面应用广泛。

本设计介绍了一种自顶向下分层设计多功能十进制显示的数字频率计。

该频率计采用VHDL硬件描述语言编程,QuartusII为开发环境，极大地减少了硬件资源的占用。

该数字频率计的测量范围为lHz～10KHz，响应时间小于等于15秒；其测试结果由4只七段数码管稳定显示，测量误差小于等于1％。

由仿真波形与分析结果表明，所设计的电路通过硬件仿真能够满足数字频率计的功能要求，具有理论与实践意义，实现了电子电路自动化的过程。

数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期,方便移植。

在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。

该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。

1引言v

2概述1

2.1设计概述1

2.2设计内容1

2.3设计原理1

2.4设计功能2

3技术与开发工具3

3.1VHDL简介3

3.1.1简介3

3.1.2VHDL程序组成部分4

3.1.3VHDL系统优势5

3.2Quartus II5

3.2.1软件简介5

3.2.2软件功能5

3.2.3设计流程6

4系统分析7

4.1数字频率计的设计任务及要求7

4.2模块的划分7

4.3设计分析8

5各功能模块基于VHDL的设计9

5.1时基产生与测频时序控制电路模块的VHDL源程序9

5.2待测信号脉冲计数电路模块的VHDL源程序10

5.2.1十进制加法计数器的VHDL源程序10

5.3锁存与译码显示控制电路模块的VHDL源程序12

5.3.1译码显示电路的VHDL源程序…………………………………………12

5.3.2锁存与译码显示控制模块的VHDL源程序……………………………12

5.4顶层电路的VHDL源程序13

6数字频率计波形仿真15

6.1时基产生与测频时序控制电路模块的仿真15

6.2待测信号脉冲计数电路模块的仿真15

6.2.1十进制加法计数器的仿真15

6.2.2待测信号脉冲计数器的仿真16

6.3锁存与译码显示控制电路模块的仿真16

6.3.1译码显示电路的仿真16

6.3.2锁存与译码显示控制模块的仿真17

结论19

1引　言

所谓频率，就是周期性信号在单位时间（1s）里变化的次数。

本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。

根据数字频率计的基本原理，本文设计方案分为三个模块，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。

本频率计设计还可以测量周期性信号，其基本原理与测量频率的基本原理基本一样，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把被测信号一个周期内标准基准信号的脉冲计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。

2概述

2.1设计概述

本数字频率计的设计思路是：

（1）根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。

（2）根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用VHDL对其进行编程，实现计数电路、锁存电路、显示电路等。

2.2设计内容

分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。

2.3设计原理

我们都知道，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

因此，频率检测是电子测量领域最基本的测量之一。

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。

闸门时间可以根据需要取值，大于或小于1S都可以。

闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。

闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。

一般取1s作为闸门时间。

数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图2.1所示。

计数器

锁存器

译码驱动电路

数码管显示

测频控制信号发生器

图2.1原理框图

待测信号

2.4设计功能

四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。

采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。

3．技术与开发工具

3.1VHDL简介

3.1.1简介

VHDL主要用于描述数字系统的结构，行为，功能和接口。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必然具有很多其他硬件描述语言所不具备的优点。

归纳起来,VHDL语言主要具有以下优点：

（1）VHDL语言功能强大，设计方式多样

　　VHDL语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。

同时，它还具有多层次的电路设计描述功能。

此外，VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。

VHDL语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法;既支持模块化设计方法,也支持层次化设计方法。

（2）VHDL语言具有强大的硬件描述能力

　　VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路,也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。

同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。

VHDL语言的强大描述能力还体现在它具有丰富的数据类型。

VHDL语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。

（3）VHDL语言具有很强的移植能力

　　VHDL语言很强的移植能力主要体现在:

对于同一个硬件电路的VHDL语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。

（4）VHDL语言的设计描述与器件无关

　　采用VHDL语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。

这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。

当硬件电路的设计描述完成以后，VHDL语言允许采用多种不同的器件结构来实现。

（5）VHDL语言程序易于共享和复用

　　VHDL语言采用基于库（library）的设计方法。

在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。

这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。

3.1.2VHDL程序组成部分

全部的VHDL程序由实体（Entity）、构造体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）5个部分组成。

各组成部分的作用是：

（1）实体用于描述所设计的系统的外部接口信号。

（2）构造体用于描述系统内部的结构和行为。

（3）配置用于从库中选取不同单元（器件）来组成系统设计的不同版本。

（4）包集合存放各设计模块都能共享的数据类型、常数和子程序等。

（5）库存放已经编译了的实体、构造体、包集合和配置。

库可由系统工程师生成或由ASIC芯片商提供，以便在设计中共享。

3.1.3VHDL系统优势

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。

符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。

（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

3.2Quartus II

3.2.1软件简介

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。

Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。

Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

3.2.2