基于HDL十进制计数显示系统的设计综述.docx
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基于HDL十进制计数显示系统的设计综述
****大学
实验报告
课程名称：
FPGA技术
实验名称：
基于原理图的十进制计数器设计
姓名：
*****
学号:
*****
班级：
电子1202
指导教师：
******
*****大学****学院制
实验二基于HDL十进制计数、显示系统设计
一、实验原理
1、实验内容：
设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明输入信号：
Clk_50m---系统采样时钟clk-------待计数的时钟clr---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：
q[6：
0]---------驱动数码管，显示计数值的个位cout-----------1bit数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图）3、以自顶向下的设计思路进行模块划分：
整个系统主要设计的模块是：
十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用.
1）十进制计数器模块设计输入:
CLK-------待计数的时钟CLR---------异步清零信号，当CLR=1，输出复位为0，当CLR=0，正常计数ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作输出：
SUM[3:
0]----------计数值的个位。
即，在CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。
COUT------------计数值的十位进位，即：
只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
2）数码管显示驱动模块（led.v）输入：
sum[3:
0]-------待显示的数值输出：
out[6:
0]----------驱动数码管的七位数值（注意下表中out的对应位）
这是一个组合逻辑电路，可以考虑用always，或者assign语句设计。
3）消抖模块
（1）按键抖动的产生原因：
通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。
因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。
（2）本次实验提供的消抖模块简介
电平检查模块：
检测输入的按键是否被按下或者释放，并分别将H2L_Sig,L2H_Sig拉高，
并随后拉低，给出按键的操作信息。
延时模块：
对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行恰
当地赋值;
实验资料中将给出消抖模块设计源代码。
对模块的具体设计细节不需理解，消抖模
块不要求仿真;
4、扩展内容:
完成四位一体数码管的动态扫描显示。
完成从0-9999循环计数。
一、实验步骤
1、先建立一个名为shiyan2的工程，在建立资源“cnt10”的VerilogHDL模型，完了之后，在此窗口下编辑cnt10的相关代码；完成以后，进行编译，看代码是否有错，代码截图如下：
Testbench截图如下：
仿真截图如下：
2、在同一工程下简历灵一资源“led.v”的VerilogHDL模型，建好之后，按照所给真值表进行代码编辑，完成之后同样进行编译，看是否出现错误，经过调试后得到正确代码截图如下：
Testbench后截图如下：
并进行仿真：
3、再建立一个消抖模块资源，并将老师所给的代码复制到窗口里，然后将两个子模块程序添加到这个资源下；完成第三部分；
4、最后是顶层模块的设计，建立一个名为“zongde”的资源，将前面三个模块都添加到此资源下，并编写相关代码，截图如下：
5、写好约束文件，建立一个net.ucf文件，并将第一行改成实验指导书上所要求的，完成这步之后，由于实验时间有限，后面的就没有完成了。
二、实验结果及分析
仿真结果如下截图所示：
三、实验思考题解答（实验指导书要求的思考题）
1、如何用两个或一个always实现十进制计数模块？
写出相应代码。
modulecounter（clk,clr,E,C,data_out）;
inputclk,E;
inputclr;
output[3:
0]data_out;
outputC;
regC;
reg[3:
0]data_out;
initial
begin
C=0;
data_out=0;
end
always@（posedgeclkorposedgeclr）
begin
if（clr）
begin
data_out=0;
C=0;
end
else
begin
if（E）
begin
if（data_out<4'b1001）
begin
data_out=data_out+1;
C=0;
end
else
begin
data_out=0;
C=1;
end
end
end
end
endmodule
2、如何用always，或assign实现数码管的驱动设计？
写出相应代码。
moduleseg7（data_in,data_out）;
input[3:
0]data_in;
output[6:
0]data_out;
reg[6:
0]data_out;
always@（data_in）
begin
data_out=7'b1111111;
case（data_in）
4'b0000:
data_out=7'b0111111;
4'b0001:
data_out=7'b0000110;
4'b0010:
data_out=7'b1011011;
4'b0011:
data_out=7'b1001111;
4'b0100:
data_out=7'b1100110;
4'b0101:
data_out=7'b1101101;
4'b0110:
data_out=7'b1111101;
4'b0111:
data_out=7'b0000111;
4'b1000:
data_out=7'b1111111;
4'b1001:
data_out=7'b1101111;
4'b1010:
data_out=7'b1110111;
4'b1011:
data_out=7'b1111100;
4'b1100:
data_out=7'b0111001;
4'b1101:
data_out=7'b1011110;
4'b1110:
data_out=7'b1111001;
4'b1111:
data_out=7'b1110001;
default;
endcase
end
3、比较实验一与实验二的实验过程，说明原理图输入法与HDL输入法的不同的应用环境。
通过两次实验对FPGA及ISE工具的学习，认识到：
原理图输入法繁琐、效率低，一般只应用于小系设计或复杂系统的顶层模块连接。
引荐描述语言HDL，适用于复杂系统设计要求的输入方式，可以有效的表达、传达设计者的设计意图，快速实现作者的设计思想。
4、CHIPSCOPE调试和仿真有何区别？
前者是对代码当中出现的错误进行检查，重点在过程；而后者则是一种虚拟的结果的分析。
四、体会
这次实验虽然和第一次实验的题目都一样，但区别在于前者是通过电路原理图来实现，而这次实验室靠编写代码来实现同样的功能。
我觉得写代码要更难一些，但是很能锻炼我们，在自己编写的过程中，我们队理论课上老师讲的一些语法规则，语句等的使用，都有了更深入的了解和认识，而且在对仿真结果的分析，更能结合这个模块要实现的功能来进行分析，但不足的是，每次都不能把握时间将代码下载到硬件里，希望下次能有所改变。
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