计算机组成原理常考计算题.docx
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计算机组成原理常考计算题
1.机器数字长为8位（含1位符号位），当X=-127（十进制）时，其对应的二进制表示，（X）原表示，（X）反表示，（X）补表示，（X）移表示分别是多少？
二进制表示为-01111111
[X]原=11111111[X]反=10000000[X]补=10000001[X]移=00000001
2.已知x=0.1011,y=-0.0101,求x+y=?
x-y=?
[x]补=00.1011[x]补=00.1011
+[y]补=11.1011+[-y]补=00.0101
00.011001.0000
x+y=+0.0110x-y产生溢出
3.用16k×8位的SRAM芯片构成64K×16位的存储器，要求画出该存储器的组成逻辑框图。
存储器容量为64K×16位，其地址线为16位（A15—A0），数据线也是16位（D15—D0）
SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。
字扩展采用2：
4译码器，以16K为一个模块，共4个模块。
位扩展采用两片串接。
4.提高存储器速度可采用哪些措施，请说出至少五种措施。
措施有：
采用高速器件，
采用cache（高速缓冲存储器），
采用多体交叉存储器，
采用双端口存储器，
加长存储器的字长。
5.若机器字长36位，采用三地址格式访存指令，共完成54种操作，操作数可在1K地址范围内寻找，画出该机器的指令格式。
操作码需用6位，操作数地址码需用10位。
格式如下
6101010
OP
D1
D2
D3
OP:
操作码6位
D1：
第一操作数地址，10位
D2：
第二操作数地址，10位
D3：
第三操作数地址，10位
6.举例说明存储器堆栈的原理及入栈、出栈的过程。
所谓存储器堆栈，是把存储器的一部分用作堆栈区，用SP表示堆栈指示器，MSP表示堆栈指示器指定的存储器的单元，A表示通用寄存器。
入栈操作可描述为（A）→MSP,（SP-1）→SP
出栈操作可描述为（SP+1）→SP,（MSP）→A
7.试画出三总线系统的结构图。
8.若显示工作方式采用分辨率为1024×768，颜色深度为3B,桢频为72Hz,计算刷新存储器带宽应是多少？
解：
刷存所需带宽=分辨率×每个像素点颜色深度×刷新速率，故刷存带宽为：
1024×768×3B×72/s=165888KB/s=162MB/s.
1.求十进制数-113的原码表示，反码表示，补码表示和移码表示（用8位二进制表示，并设最高位为符号位，真值为7位）。
原码11110001
反码10001110
补码10001111
移码00001111
2.某机指令格式如图所示：
OP
X
D
15109870
图中X为寻址特征位，且X=0时，不变址；X=1时，用变址寄存器X1进行变址；X=2时，用变址寄存器X2进行变址；X=3时，相对寻址。
设（PC）=1234H，（X1）=0037H,
（X2）=1122H，请确定下列指令的有效地址（均用十六进制表示，H表示十六进制）
（1）4420H
（2）2244H（3）1322H（4）3521H（5）6723H
（1）0020H
（2）1166H（3）1256H（4）0058H（5）1257H
3.
将十进制数354
转换成二进制数、八进制数、十六进制数和BCD数。
（1）（354
）10=（162.A）16
（2）（354
）10=（101100010.1010）2
（3）（354
）10=（542.5）8
（4）（354
）10=（001101010100.011000100101）BCD
4.浮点数格式如下：
1位阶符，6位阶码，1位数符，8位尾数，请写出浮点数所能表示的范围（只考虑正数值）。
最小值2-111111×0.00000001
最大值2111111×0.11111111
5.现有一64K×2位的存储器芯片，欲设计具有同样存储容量的存储器,应如何安排地址线和数据线引脚的数目，使两者之和最小。
并说明有几种解答。
设地址线x根，数据线y根，则
2x·y=64K×2
若y=1x=17
y=2x=16
y=4x=15
y=8x=14
因此，当数据线为1或2时，引脚之和为18
共有2种解答
6.异步通信方式传送ASCII码，数据位8位，奇校验1位，停止位1位。
计算当波特率为4800时，字符传送的速率是多少？
每个数据位的时间长度是多少？
数据位的传送速率是多少？
每个字符格式包含十个位，因此字符传送速率
4800波特/10=480字符/秒
每个数据位时间长度T=1/4800=0.208ms
数据位传送速率8×480=3840位/秒
7.已知某8位机的主存采用半导体存储器，地址码为18位，采用4K×4位的SRAM芯片组成该机所允许的最大主存空间，并选用模块条形式，问：
（1）若每个模块条为32K×8位，共需几个模块条？
（2）每个模块条内有多少片RAM芯片?
（3）主存共需多少RAM芯片？
CPU需使用几根地址线来选择各模块？
使用何种译码器？
（218×8）/（32k×8）=8，故需8个模块
（32k×8）/（4k×4）=16，故需16片芯片
共需8×16=128片芯片
为了选择各模块，需使用3:
8译码器
即3根地址线选择模条。
8.画出中断处理过程流程图。
中断处理过程流程图如图C2.1所示。
否
是
中
断
周
期
中
断
服
务
子
程
序
图C2.1
1.#已知：
X=0.1011,Y=－0.0101,求[X/2]补,[X/4]补[－X]补，[Y/2]补,[Y/4]补，[－Y]补
解：
[X]补=0.1011[X/2]补=0.01011[X/4]补=0.001011[－X]补=1.0101
[Y]补=1.1011[Y/2]补=1.11011[Y/4]补=1.111011[－Y]补=0.0101
2.机器数字长8位（含1位符号位），若机器数为81（十六进制），当它分别表示原码、补码、反码和移码时，等价的十进制数分别是多少？
原码：
-1，补码：
-127，反码：
-126，移码：
+1。
3.用16K×16位的SRAM芯片构成64K×32位的存储器。
要求画出该存储器的组成逻辑框图。
所需芯片总数（64K×32）÷（16K×16）=8片因此存储器可分为4个模块，每个模块16K×32位，各模块通过A15、A14进行2：
4译码
4.
#指令格式如下所示，其中OP为操作码，试分析指令格式特点：
15107430
OP
源寄存器
目标寄存器
解：
（1）操作数字段OP可以指定64种基本操作
（2）单字长（16位）二地址指令
（3）源寄存器和目标寄存器都是通用寄存器（各指定16个），所以是RR型指令，两个操作数均在通用寄存器中
（4）这种指令结构常用于算术/逻辑运算类运算指令，执行速度最快。
5.CPU结构如图所示，其中一个累加寄存器AC，一个状态条件寄存器和其它四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1）标明图中四个寄存器的名称。
（2）简述指令从主存取到控制器的数据通路。
（3）数据在运算器和主存之间进行存/取访问的数据通路。
图C3.1
答：
（1）a为数据缓冲寄存器DR，b为指令寄存器IR，c为主存地址寄存器AR，d为程序计数器PC；
（2）PC→AR→主存→缓冲寄存器DR→指令寄存器IR→操作控制器
（3）存储器读：
M→DR→ALU→AC存储器写：
AC→DR→M
6.总线的一次信息传送过程大致分哪几个阶段？
若采用同步定时协议，画出读数据的同步时序图。
分五个阶段：
总线请求，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。
时序图：
7.举出三种中断向量产生的方法。
（1）由编码电路实现，直接产生。
（2）由硬件产生一个“位移量”，再加上CPU某寄存器里存放的基地址
（3）向量地址转移法：
由优先级编码电路产生对应的固定地址码，其地址中存放的是转移指令，通过转移指令可以转入设备各自的中断服务程序入口。
8.CD－ROM光盘的外缘有5mm的范围因记录数据困难，一般不使用，故标准的播放时间为60分钟。
请计算模式2情况下光盘存储容量是多少？
解：
扇区总数=60×60×75=270000
模式2存放声音、图像等多媒体数据，其存储容量为
270000×2336/1024/1024=601MB
.若浮点数X的二进制存储格式为（41360000）16，求其32位浮点数的十进制值。
解：
将16进制数展开后，可得二进制格式为
01000001001101100000000000000000
↑
S阶码8位尾数23位
指数e=阶码-127=10000010-01111111=00000011=（3）10
包括隐藏位1的尾数1.M=1.01101100000000000000000=1.011011
于是有X=（-1）S×1.M×2e=+（1.011011）×23=+1011.011=（11.375）10
2.已知X=-0.01111,Y=+0.11001,求[X]补,[-X]补,[Y]补,[-Y]补,X+Y=?
X-Y=?
解：
[X]补=1.10001[-X]补=0.01111[Y]补=0.11001[-Y]补=1.00111
[X]补=11.10001[X]补=11.10001
+[Y]补=00.11001+[-Y]补=11.00111
00.0101010.11000
X+Y=+0.01010X-Y结果发生溢出
3.设有一个具有20位地址和32位字长的存储器，问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由512k×8位的SRAM芯片组成，需多少片？
（3）需多少位地址作芯片选择？
（1）应为32位字长为4B，220=1M=1024K,存储器容量为220×4B=4MB，可存储4M字节的信息
（2）SRAM芯片容量为512K×8位=512KB=0.5MB
所需芯片数目为：
4MB÷0.5MB=8片
（3）因为219=512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1位地址线作芯片片选选择（CS），用A19选第1个模块，用A19选第2个模块。
4.指令格式如下所是，其中OP为操作码字段，试分析指令格式特点。
15107430
OP
----------
源寄存器
基址存储器
位移量（16位）
解：
（1）双字长二地址指令，用于访问存储器
（2）操作码字段OP为六位，可以指定64种操作
（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基址寄存器和位移量决定），所以是RS型指令。
1.用时空图法证明流水CPU比非流水CPU具有更高的吞吐率。
5.解：
S1S2S3S4
入→
（a）指令周期流程
图C4.1
时空图法：
假设指令周期包含四个子过程：
取指令（IF）、指令译码（ID）、执行运算（EX）、结果写回（WB），每个子过程称为过程段（Si），这样，一个流水线由一系列串连的过程段组成。
在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。
图C4.1（b）表示非流水CPU的时空图。
由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。
图C4.1（c）表示流水CPU的时空图。
由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。
比较后发现：
流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。
2.画出单机系统中采用的三种总线结构。
6.单总线结构：
图C4.2
双总线结构：
图C4.3
三总线结构：
图C4.4
3.某双面磁盘每面有220道，内层磁道周长70cm，位密度400位/cm，转速3000转/分，问：
（1）磁盘存储容量是多少？
（2）数据传输率是多少？
解：
（1）每道信息量=400位/cm×70cm=28000位=3500B
每面信息量=3500B×220=770000B
磁盘总容量=770000B×2=1540000B
（2）磁盘数据传输率（磁盘带宽）Dr=r×N
N为每条磁道容量N=3500B
r为磁盘转速r=3000转/60s=50转/s
所以Dr=50/s×3500B=175000B/s
4.某刷新存储器所需的带宽为160MB/S。
实际工作时，显示适配器的几个功能部分要争用刷存的带宽。
假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。
问刷存总带宽应为多少？
为达到这样的刷存带宽，应采取何种技术措施？
解：
刷存总带宽160MB/s×100/50=320MB/s
可采用如下技术措施：
（1）使用高速的DRAM芯片组成刷存
（2）刷存采用多体交叉结构
（3）加大刷存至显示控制器的内部总线宽度
（4）刷存采用双端口存储器结构，将刷新端口与更新端口分开
设[X]补=X0.X1X2…Xn，求证：
[X/2]补=X0.X0X1X2…Xn。
证明：
因为X=-X0+Xi2-i
所以X/2=-X0/2+1/2Xi2-I=-X0+X0/2+1/2Xi2-i
=-X0+Xi2-（i+1）
由于X/2=-X0+Xi2-（i+1）
根据补码与真值的关系便有：
[X/2]补=X0.X0X1X2…Xn
2.某加法器进位链小组信号为C4C3C2C1,低位来的进位信号为C0，请按串行进位方式写出C4C3C2C1的逻辑表达式。
串行方式：
C1=G1+P1C0C2=G1+P2C1
C3=G3+P3C2C4=G4+P4C3
其中G1=A1B1P1=A1⊕B1
G2=A2B2P2=A2⊕B2
G3=A3B3P3=A3⊕B3
G4=A4B4P4=A4⊕B4
3.存储器容量为32字，字长64位，模块数m=8，用交叉方式进行组织。
存储周期T=200ns,数据总线宽度为64位，总线传输周期τ=50ns。
问该存储器的带宽是多少？
解：
连续读出m=8个字的信息量是：
q=64位×8=512位
连续读出8个字所需的时间是：
t=T+（m–1）τ=200+7×50=5.5×10-7s
交叉存储器的带宽是:
W=q/t=512/（5.5×10-7s）≈93×107位/s
4.指令格式结构如下所示，试分析指令格式特点。
1512119865320
OP
寻址方式
寄存器
寻址方式
寄存器
源地址目标地址
（1）OP字段指定16种操作
（2）单字长二地址指令
（3）每个操作数可以指定8种寻址方式
（4）操作数可以是RR型、RS型、SS型
5.用时空图法证明流水CPU比非流水CPU具有更高的吞吐率。
解：
时空图法：
假设指令周期包含四个子过程：
取指令（IF）、指令译码（ID）、执行运算（EX）、结果写回（WB），每个子过程称为过程段（Si），这样，一个流水线由一系列串连的过程段组成。
在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。
S1S2S3S4
入→
（a）指令周期流程
（c）流水CPU时空图
（b）非流水CPU时空图
图C5.1
图C5.1（b）表示非流水CPU的时空图。
由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。
图C5.1（c）表示流水CPU的时空图。
由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。
比较后发现：
流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。
6.某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个时钟周期，总线时钟频率为33MHz，求总线带宽是多少？
解：
设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：
Dr=D/T=D×f=4B×33×106/s=132MB/s
7.一个基本的DMA控制器应包括哪些逻辑构件？
答：
应当包括：
内存地址计数器字计数器数据缓冲寄存器
“DMA请求”标志“控制/状态”逻辑中断机构等逻辑构件
8.某刷新存储器所需的带宽为160MB/S。
实际工作时，显示适配器的几个功能部分要争用刷存的带宽。
假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。
问刷存总带宽应为多少？
为达到这样的刷存带宽，应采取何种技术措施？
解：
刷存总带宽160MB/S×100/50=320MB/S
可采用如下技术措施：
（1）使用高速的DRAM芯片组成刷存
（2）刷存采用多体交叉结构
（3）加大刷存至显示控制器的内部总线宽度
（4）刷存采用双端口存储器结构，将刷新端口与更新端口分开
1．用补码运算方法求x+y=？
x-y=?
（1）x=0.1001y=0.1100
（2）x=-0.0100y=0.1001
（1）[X]补=00.1001[X]补=00.1001
+[Y]补=00.1100+[-Y]补=11.0100
[X+Y]补=01.0101[X-Y]补=11.1101
因为双符号位相异，结果发生溢出。
X-Y=-0.0011
（2）
[X]补=11.1100[X]补=11.1100
+[Y]补=00.1001+[-Y]补=11.0111
[X+Y]补=00.0101[X-Y]补=11.0011
X+Y=+0.0101X-Y=-0.1101
2．[x]补+[y]补=[x+y]补
求证：
-[y]补=[-y]补
因为[x]补+[y]补=[x+y]补
令x=-y代入，则有[-y]补+[y]补=[-y+y]补=[0]补=0
所以-[y]补=[-y]补
3．设有一个具有20位地址和32位字长的存储器，问：
（3）该存储器能存储多少个字节的信息？
（4）如果用512k×8位的SRAM组成，需多少片？
（5）需要多少位地址作芯片选择？
解：
（1）32位字长为4B，220=1M=1024K,存储器容量为220×4B=4MB，可存储4M字节的信息
（2）SRAM芯片容量为512K×8位=512KB=0.5MB
所需芯片数目为：
4MB÷0.5MB=8片
（3）因为219=512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1位地址线作芯片片选选择（CS），用A19选第1个模块，用A19选第2个模块。
4．某双面磁盘，每面有220道，已知磁盘转速r=3000转/分。
数据传输率为175000B/s。
求磁盘总容量。
解：
因为Dr=r×Nr=3000转/分=50转/秒
所以N=Dr/r=（175000B/s）/（50/s）=3500B
磁盘总容量=3500B×220=1540000B
5．指令格式如下所示，其中OP为操作码，试分析指令格式特点。
181211109540
OP
----------
源寄存器
目标寄存器
（1）单字长二地址指令
（2）操作码字段OP可以指定128条指令
（3）源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是RR型指令，两个操作数均存放在寄存器中
（4）这种指令结构常用于算术逻辑运算
6．比较水平微指令和垂直微指令的优缺点。
（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差；
（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长；
（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好相反；
（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比较容易掌握。
7．某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个时钟周期，总线时钟频率为33MHz，求总线带宽是多少？
\
解：
设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：
Dr=D/T=D×f=4B×33×106/s=132MB/s
8．用多路DMA控制器控制磁盘、磁带、打印机三个设备同时工作。
磁盘以30μs的间隔向控制器发DMA请求，磁带以45μs的间隔向控制器发DMA请求，打印机以150μs的间隔发DMA请求。
请画出多路DMA控制器的工作时空图。
已知X=-0.01111,Y=+0.11001,求[X]补,[-X]补,[Y]补,[-Y]补,X+Y=?
X-Y=?
解：
[X]补=1.10001[-X]补=0.01111[Y]补=0.11001[-Y]补=1.00111
[X]补=11.10001[X]补=11.10001
+[Y]补=00.11001+[-Y]补=11.00111
00.0101010.11000
X+Y=+0.01010X-Y结果发生溢出
2.已知：
[X]补=X0.X1X2…Xn，求证：
[1-X]补=X0.X1X2…Xn+2-n。
证明：
因为[1-X]补=[1]补+[-X]补=1+X0.X1X2…Xn+2-n
1+X0=X0
所以[1-X]补=1+X0.X1X2…Xn+2-n=X0.X1X2…Xn+2-n
3.有一个1024K×32位的存储器，由128K×8位的DRAM构成。
问：
（1）总共需要多少DRAM芯片
（2）采用异步刷新，如果单元刷新间隔不超过8ms，
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