通用分频器基本原理.docx
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通用分频器基本原理
通用分频器基本原理
整数分频包括偶数分频和奇数分频，对于偶数N分频，通常是由模N/2计数器实现一个占空比为1：
1的N分频器，分频输出信号模N/2自动取反。
对于奇数N分频，上述方法就不适用了，而是由模N计数器实现非等占空比的奇数N分频器，分频输出信号取得是模N计数中的某一位（不同N值围会选不同位）。
这种方法同样适用于偶数N分频，但占空比不总是1：
1，只有2的n次方的偶数（如4、8、16等）分频占空比才是1：
1。
这种方法对于奇数、偶数具有通用性。
半整数分频器也是在这种方法基础上实现的。
除了一个模N计数器，还需要一个异或模块和一个2分频模块。
半整数分频器原理如图1所示：
半整数分频器设计思想：
通过异或门和2分频模块组成一个改变输入频率的脉冲添加电路，也就是说N-0.5个输入信号周期产生了N个计数脉冲，即输入信号其中的一个含一个脉冲的周期变为含两个脉冲的周期。
而这一改变正是输入频率与2分频输出异或的结果。
由2分频输出决定一个周期产生两个脉冲有两种方式：
当一个输入信号来一个脉冲（前半周期）时，2分频输出变为‘1’，clk_in取反，后半周期就会产生一个脉冲；2分频输出由‘1’变为‘0’时，clk_in刚把一个周期（前半周期）低电平变为高电平产生一个脉冲，而后半周期的脉冲与‘0’异或不变。
从而实现N-0.5分频。
要实现奇数、偶数、半整数通用分频器只需再加一个控制选择信号sel。
当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
通用分频器原理如图2所示：
Verilog语言的实现 本设计采用层次化的设计方法，首先设计通用分频器中各组成电路元件，然后通过元件例化的方法，调用各元件，实现通用分频器。
1、选择异或门模块half_select：
modulehalf_select（sel,a,b,c）; outputc; inputsel,a,b; xoru1（w,a,b）; assignc=sel?
w:
a; （当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
） endmodule 2、模N计数器counter_n：
实现参数化设计N可取2～256，也可增加count位数使N可取更大的值。
以N=7为例通过设置sel分别实现奇数7分频和半整数6.5分频。
modulecounter_n（reset,en,clk_in,clk_out,count）; parameterN=7; inputreset,en,clk_in; outputclk_out; output[7:
0]count; regclk_out; reg[7:
0]count; always（posedgeclk_in） begin if（reset） begin count[7:
0]=0; end elseif（en） begin if（count==（N-1）） count=0; else count=count1; end end always begin if（N clk_out=count[0]; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N 在复杂数字逻辑电路设计中，经常会用到多个不同的时钟信号。
介绍一种通用的分频器，可实现2～256之间的任意奇数、偶数、半整数分频。
首先简要介绍了FPGA器件的特点和应用围。
接着介绍了通用分频器的基本原理和分类，并以分频比为奇数7和半整数6.5的分频器设计为例，介绍了在QuartusII开发软件下，利用Verilog硬件描述语言来设计数字逻辑电路的过程和方法。
在数字逻辑电路设计中，分频器是一种基本电路。
我们常会遇到偶数分频、奇数分频、半整数分频等，在同一个设计中有时要求多种形式的分频。
通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单。
但对半整数分频分频实现较为困难。
但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。
例如：
时钟源信号为130MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为6.5，因此根据不同设计的需要，本文利用Verilog硬件描述语言，通过MAXplusII开发平台，使用Altera公司的FLEX系列EPF10K10LC84-3型FPGA，设计了一种能够满足上述各种要求的较为通用的分频器。
基于查找表（LUT）的FPGA的结构特点 查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的容，然后输出即可。
由于LUT主要适合SRAM工艺生产，所以目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。
也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片。
FPGA（FieldprogrammableGatesArray，现场可编程门阵列）都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件基础上发展起来的。
同以往的PAL、GAL相比，FPGA/CPLD的规模比较大，适合于时序、组合等逻辑电路的应用。
它可以替代几十甚至上百块通用IC芯片。
这种芯片具有可编程和实现方案容易改动等特点。
由于芯片部硬件连接关系的描述可以存放在磁盘、ROM、PROM、或EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，就能实现一种新的功能。
它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点，因此，可广泛应用于产品的原理设计和产品生产之中。
几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。
在现代电子系统中，数字系统所占的比例越来越大。
系统发展的越势是数字化和集成化，而FPGA作为可编程ASIC（专用集成电路）器件，它将在数字逻辑系统中发挥越来越重要的作用。
通用分频器基本原理 整数分频包括偶数分频和奇数分频，对于偶数N分频，通常是由模N/2计数器实现一个占空比为1：
1的N分频器，分频输出信号模N/2自动取反。
对于奇数N分频，上述方法就不适用了，而是由模N计数器实现非等占空比的奇数N分频器，分频输出信号取得是模N计数中的某一位（不同N值围会选不同位）。
这种方法同样适用于偶数N分频，但占空比不总是1：
1，只有2的n次方的偶数（如4、8、16等）分频占空比才是1：
1。
这种方法对于奇数、偶数具有通用性。
半整数分频器也是在这种方法基础上实现的。
除了一个模N计数器，还需要一个异或模块和一个2分频模块。
半整数分频器原理如图1所示：
半整数分频器设计思想：
通过异或门和2分频模块组成一个改变输入频率的脉冲添加电路，也就是说N-0.5个输入信号周期产生了N个计数脉冲，即输入信号其中的一个含一个脉冲的周期变为含两个脉冲的周期。
而这一改变正是输入频率与2分频输出异或的结果。
由2分频输出决定一个周期产生两个脉冲有两种方式：
当一个输入信号来一个脉冲（前半周期）时，2分频输出变为‘1’，clk_in取反，后半周期就会产生一个脉冲；2分频输出由‘1’变为‘0’时，clk_in刚把一个周期（前半周期）低电平变为高电平产生一个脉冲，而后半周期的脉冲与‘0’异或不变。
从而实现N-0.5分频。
要实现奇数、偶数、半整数通用分频器只需再加一个控制选择信号sel。
当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
通用分频器原理如图2所示：
Verilog语言的实现 本设计采用层次化的设计方法，首先设计通用分频器中各组成电路元件，然后通过元件例化的方法，调用各元件，实现通用分频器。
1、选择异或门模块half_select：
modulehalf_select（sel,a,b,c）; outputc; inputsel,a,b; xoru1（w,a,b）; assignc=sel?
w:
a; （当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
） endmodule 2、模N计数器counter_n：
实现参数化设计N可取2～256，也可增加count位数使N可取更大的值。
以N=7为例通过设置sel分别实现奇数7分频和半整数6.5分频。
modulecounter_n（reset,en,clk_in,clk_out,count）; parameterN=7; inputreset,en,clk_in; outputclk_out; output[7:
0]count; regclk_out; reg[7:
0]count; always（posedgeclk_in） begin if（reset） begin count[7:
0]=0; end elseif（en） begin if（count==（N-1）） count=0; else count=count1; end end always begin if（N clk_out=count[0]; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N clk_out=count; elseif（N clk_out=count; end endmodule 3、2分频模块fenpin_2：
modulefenpin_2（clk_in,clk_out）; inputclk_in; outputclk_out; regclk_out; always（posedgeclk_in） begin clk_out=~clk_out; end endmodule 4、最后通过元件例化的方法，调用各元件，实现通用分频器最高层设计：
modulefenpin（reset,en,sel,clk_in,clk_out,count）; inputreset,en,sel,clk_in; outputclk_out; output[3:
0]count; half_selectu1（sel,clk_in,b,c）;（调用half_select，元件例化） counter_nu2（reset,en,c,clk_out,count）;（调用counter_n，元件例化） fenpin_2u3（clk_out,b）;（调用fenpin_2，元件例化） endmodule 仿真结果及硬件电路测试 当sel=‘0’，N=7时，实现奇数7分频。
如图3所示 当sel=‘1’，N=7时，实现半整数6.5分频。
如图4所示 由此可见，只要改变异或门选通控制sel和N的值就可实现2～256之间的任意奇数、偶数、半整数分频。
本设计在Altera公司的FLEX系列EPF10K10LC84-3型FPGA构成的测试平台上测试通过，性能良好。
结语 本文旨在介绍一种进行FPGA开发时，所需多种分频的实现方法，如果设计中所需分频形式较多，可以直接利用本设计，通过对程序的稍微改动以满足自己设计的要求。
如果设计中需要分频形式较少，可以利用本设计部分程序，以节省资源。
用Ｖｅｒｉｌｏｇ实现基于ＦＰＧＡ的通用分频器唐晓燕 梁光胜 王 玮
基于FPGA的多种形式分频的设计与实现
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编辑导读:
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正文：
摘要：
本文通过在QuartursⅡ开发平台下，一种能够实现等占空比、非等占空比整数分频及半整数分频的通用分频器的FPGA设计与实现，介绍了利用VHDL硬件描述语言输入方式，设计数字电路的过程。
关键词：
FPGA；VHDL硬件描述语言；数字电路设计；分频器
引言
分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。
在同一个设计中有时要求多种形式的分频。
通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。
但对半整数分频及等占空比的奇数分频实现较为困难。
本文利用VHDL硬件描述语言，通过QuartusⅡ3.0开发平台，使用Altera公司的FPGA，设计了一种能够满足上述各种要求的较为通用的分频器。
一、电路设计
采用FPGA实现半整数分频器，可以采用以下方法：
设计一个模N的计数器，再设计一个脉冲扣除电路，每来两个脉冲扣除一个脉冲，即可实现分频系数为N-0.5的分频器。
脉冲扣除电路由异或门和一个2分频器构成。
本设计在半整数分频器原理的基础上，对异或门加一个使能控制信号，通过对异或门和计数器计数状态值的控制，实现同一个电路完成多种形式分频，如图1所示。
二、VHDL语言的实现
现通过设计一个可以实现8.5分频，等占空比的17分频，2、4、8、16、32分频，及占空比为1∶8和4∶5的9分频等多种形式分频的分频器，介绍该通用分频器的FPGA实现。
由图1所示的电路原理图可知，分频器由带使能端的异或门、模N计数器和一个2分频器组成，本设计用D触发器来完成2分频的功能，实现方法是：
将触发器的Q反输出端反馈回输入端D，将计数器的一个计数输出端作为D触发器的时钟输入端。
各功能模块的VHDL语言实现如下。
1．模N计数器的实现
一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。
本设计采用VHDL语言设计一个最大模值为16的计数器。
输入端口为：
使能信号en，复位信号clr和时钟信号clk；输出端口为：
qa、qb、qc、qd。
其VHDL语言描述略。
2．带使能控制的异或门的实现
输入端为：
xor_en：
异或使能，a和b：
异或输入；输出端为：
c：
异或输出。
当xor_en为高电平时，c输出a和b的异或值。
当xor_en为低电平时，c输出信号b。
其VHDL语言略。
3．2分频（触发器）的实现
输入端为：
时钟信号clk，输入信号d；输出端为：
q：
输出信号a，q1：
输出信号a反。
其VHDL语言略。
4．分频器的实现
本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。
其VHDL语言略。
三、仿真结果及硬件电路的测试
本设计的目的是通用性和简易性，只要对上述程序稍加改动即可实现多种形式的分频。
1．实现8.5分频和等占空比的17分频
只要将上述程序中，调用计数器模块时端口qa、qb、qc匹配为open状态，同时置xor_en为高电平即可。
从编译报告看出总共占用8个逻辑单元（logicelements），其仿真波形如图2～4所示。
图
图二
图三
图四
由图中qxiao和clk的波形可以看出，每隔8.5个时钟周期，qxiao信号产生一个上升沿，从而实现分频系数是8.5的分频，同时在qzheng端得到等占空比的17分频。
设clk为170MHz，则qxiao输出为20MHz，qzheng输出为10MHz。
2．实现占空比为1∶8和4∶5的9分频
只要上述程序的xor_en置低电平即可在qxiao输出占空比为1∶8的9分频信号；在qzheng2输出占空比为4∶5的9分频信号。
同样仅占8个逻辑单元（logicelements）。
仿真波形如下。
3．实现等占空比的2、4、8、16和32分频
只要将上述程序中的xor_en置为低电平，同时将计数器模块的计数最大值设为16即可。
仿真波形如下。
由此可见，只要稍微改变计数器的计数状态值，对异或门进行选通控制，即可实现上述多种形式的分频。
本设计在Altera公司的EP1K50QC208-3构成的测试平台上测试通过，性能良好。
结束语
我们在设计模拟雷达脉冲信号和用FPGA开发扩频芯片时就用到了上述多种形式得分频。
本文旨在介绍一种进行FPGA开发时，所需多种分频的实现方法，如果设计中所需分频形式较多，可以直接利用本设计，通过对程序的稍微改动以满足自己设计的要求。
如果设计中需要分频形式较少，可以利用本设计部分程序，以节省资源。
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