电子秒表1.docx
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电子秒表1
电子秒表
一、设计任务与要求
具有停止/启动功能,当启动时,计数器先清零再开始计时,若不需要计时或暂停计数时,计数器立即停止,但数码管保留所计时之值。
二、总体框图
一．总体设计模块
图1－1
设计思路：
首先，根据设计题目要求，要实现电子秒表的设计就要选择具有对时钟脉冲计数和具有分频功能的计数器。
构成计数循环产生电路模块。
其次，要选择能够产生脉冲信号的电路对计数循环模块进行脉冲控制，如555定时器构成的多谐振荡器。
计数器要按多谐振荡器输出脉冲频率在规定时间内实现状态转换。
这部分电路构成脉冲产生模块。
再次，选择数码管将计数循环电路模块的状态转换用数字显示出来，可选4输入显示数码管也可选7输入显示数码管。
构成译码显示模块。
最后，设计控制电路，实现对秒表的暂停、计数等功能的控制。
构成秒表控制模块。
各模块之间的控制关系如图1－1所示：
二．设计方案
方案1：
图1－2
多谐振荡器电路：
多谐振荡器是一种自激振荡器，在接通电源以后，不需要外加触发信号，便能自动产生矩形脉冲。
多谐振荡器有很多种，例如对称式多谐振荡器，非对称式多谐振荡器，石英晶体多谐振荡器，555定时器构成的多谐振荡器等等。
面对如此众多选择，我最终决定选择555定时器构成的多谐振荡器，基于以下原因：
1.CB555定时器属于常见器件，是一种性能较好的时钟源，类似石英晶体振荡器虽然更为精确，但考虑到普遍性以及易实现性我选择CB555这个器件。
2.555定时器构成的多谐振荡器，相对其他方案更容易调整输出频率，通过调节滑动变阻器就可实现频率调整，调节方便快捷。
节拍脉冲发生器电路：
节拍脉冲发生器可选用移位寄存器构成的三位环形计数器来实现。
其三个输出端根据输入的单脉冲依次输出高电平，可分别用作控制计数器清零，计时，停止3种状态。
单脉冲发生器电路：
单脉冲发生器由开关构成，为节拍发生器提供时钟脉冲。
单脉冲发生器由开关来控制。
每按一次开关就产生一个单脉冲，节拍脉冲发生器随单脉冲而改变输出状态，三个输出随单脉冲依次输出高电平，从而实现3种状态的转换。
与门：
当节拍脉冲发生器电路输出计时状态时，其输出为高电平，与门的两个输入分别为脉冲信号和节拍脉冲发生器的计时控制输出端，当计时控制输出为高电平时脉冲信号通过与门使计数器工作；当计时控制输出为低电平时，脉冲信号无法通过与门送到计数器，计数器不工作。
计数器：
我们所了解的计数器有很多种，如74LS160,74LS161,74LS190,74LS192等。
结合本设计的具体情况，秒表的计数为十进制，而这些计数器中74LS160为十进制计数器且在生活中广泛应用，比较普遍，此芯片还具有异步清零和同步置数功能可用于控制秒表清零和暂停等功能的实现，因此选用74LS160计数器。
译码显示：
常用的数码管有4输入的和7输入的，结合本设计，由于选用了74LS160计数器芯片，此芯片的输出为4位，若选用7输入数码管还需增加BCD－七段显示译码器74LS48将74LS160的输出经译码后传给7输入数码管，从而显示数字。
因此在本设计中使用4输入数码管。
方案2：
图1－3
多谐振荡器电路：
设计思路与方案1相同，请参见方案1。
单稳态触发器电路：
单稳态触发器有稳态和和暂稳态两个不同的工作状态，在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间后再自动返回稳态。
利用单稳态触发器的这个特性可以实现对计数器的清零控制。
当其输出为高电平时，使各计数芯片的异步清零端置为低电平（经过反相器），完成计数器的复位。
由于采用了单稳态触发电路，其输出高电平为暂稳态，高电平仅维持很短时间，暂态结束后便进入正常计时状态。
单稳态触发器有很多类型，例如用门电路组成的微分型单稳态触发器，积分型单稳态触发器，集成单稳态触发器如TTL集成单稳态触发器，还有用555定时器接成的单稳态触发器。
在众多器件中我选择用555定时器接成的单稳态触发器。
原因如下：
1.由于在多谐振荡器电路中选择了555定时器，在构成单稳态触发器的电路中也选用555定时器搭建可以使电路使用芯片集中化，便于理解和连线。
2.同样用555定时器接成的单稳态触发器利用滑动变阻器就可以较方便的计算和调节其暂稳态时间，使其满足实际需要。
开关控制电路：
开关控制电路采用与非门搭成的基本RS触发器。
此触发器属于低电平触发的触发器，有直接置位复位的功能。
它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门的输入控制信号。
当输出Q为高电平时多谐振荡器产生的脉冲信号通过与非门送到计数器，当输出Q为低电平时脉冲信号被屏蔽，与非门只输出高电平，计数器暂停。
基本RS触发器在电子秒表中的职能是启动和停止秒表工作。
计数器：
设计思路与方案1相同，请参见方案1。
译码显示：
设计思路与方案1相同，请参见方案1。
三．选择器件
方案1：
序号
芯片型号
功能
器件数
1
74LS160
可预置BCD异步清零十进制加法计数器
3片
2
74LS04
六反相器
1片
3
74LS74
双D触发器
2片
4
CB555
定时器（用于构成多谐振荡器）
1片
5
74LS02
两输入端4或非门
1片
6
74LS08
两输入端4与门
1片
方案2：
序号
芯片型号
功能
器件数
1
74LS160
可预置BCD异步清零十进制加法计数器
3片
2
74LS04
六反相器
1片
3
74LS32
两输入4或门
2片
4
CB555
定时器（用于构成多谐振荡器和单稳态触发器电路）
2片
5
74LS00
两输入端4与非门
1片
6
74LS08
两输入端4与门
1片
各器件的逻辑框图、逻辑符号、逻辑功能表、内部原理图及逻辑功能分别如下：
（1）74LS160（可预置BCD异步清零十进制加法计数器）：
逻辑框图：
逻辑符号：
逻辑功能表：
CP
EPET
工作状态
X
0
X
XX
置0（异步）
1
0
XX
预置数（同步）
X
1
1
01
保持（包括C）
X
1
1
X0
保持（C=0）
1
1
11
计数
逻辑功能描述如下：
由逻辑图与功能表知，在CT74LS160中
为预置数控制端，D0-D3为数据输入端，C为进位输出端，
为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。
当
=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。
当
=1、
=0时，电路工作在预置数状态。
这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。
当
=
=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。
同时C的状态也得到保持。
如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。
当
=
=EP=ET=1时，电路工作在计数状态。
从电路的0000状态开始连续输入10个计数脉冲时，电路将从1111的状态返回0000的状态，C端从高电平跳变至低电平。
利用C端输出的高电平或下降沿作为进位输出信号。
内部原理图：
（2）74LS74（双D触发器）：
逻辑框图：
逻辑符号：
逻辑功能表：
输入
输出
D
D
CP
D
Qn＋1
n＋1
0
1
×
×
1
0
1
0
×
×
0
1
0
0
×
×
φ
φ
1
1
↑
1
1
0
1
1
↑
0
0
1
1
1
↓
×
Qn
n
逻辑功能描述如下：
当直接置数端为有效低电平，直接清零端为无效高电平时输出Q为高电平
当直接置数端为无效高电平，直接清零端为有效低电平时输出Q为低电平
当直接置数端和直接清零端都为有效低电平时，输出不确定。
当直接置数端和直接清零端都为无效高电平时在脉冲上升沿到来时，输出Q等于输入D。
（3）CB555（定时器）：
逻辑框图：
逻辑符号：
逻辑功能表：
输入
输出
阈值输入（vI1）
触发输入（vI2）
复位（
）
输出（
）
放电管T
×
×
0
0
导通
1
1
截止
1
0
导通
1
不变
不变
逻辑功能描述如下：
555定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电管T的状态。
图中RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出v0为低电平。
因此在正常工作时，应将其接高电平。
由图可知，当5脚悬空时，比较器C1和C2比较电压分别为2/3VCC和1/3VCC。
当vI1>2/3VCC，vI2>1/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。
当vI1<2/3VCC，vI2<1/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管T截止，输出端vO为高电平。
当vI1<2/3VCC，vI2>1/3VCC时，基本RS触发器R=1、S=1,触发器状态不变，电路亦保持原状态不变。
综合上述分析，可得555定时器功能表如表10.11.1所示。
如果在电压控制端（5脚）施加一个外加电压（其值在0-VCC之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，进而影响电路的工作状态。
内部原理图：
（4）74LS04（六反相器）：
逻辑框图：
逻辑符号：
逻辑功能描述如下：
当输入端为低电平0时，输出端为高电平1；
当输入端为低电平1时，输出端为高电平0；
即输出端的电平与输入端的电平总是相反的。
内部原理图：
（5）74LS02（两输入4或非门）：
逻辑框图：
逻辑符号：
逻辑功能描述如下：
其中A,B为输入端，Y为输出端。
当两个输入端A=0,B=0时，输出Y=1;
当两个输入端A=0,B=1时，输出Y=0;
当两个输入端A=1,B=0时，输出Y=0;
当两个输入端A=1,B=1时，输出Y=0；
即只要两个输入端中任一个为高电平1，输出就为低电平0，只有当两个输入端
都为低电平0时，输出才为高电平1。
内部原理图：
（6）74LS08（两输入4与门）：
逻辑框图：
逻辑符号：
逻辑功能表：
1A
1B
1Y
2A
2B
2Y
3A
3B
3Y
4A
4B
4Y
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
0
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
其逻辑功能描述如下：
当两个输入端A=0，B=0时，输出端Y为低电平，即Y=0；
当两个输入端A=0，B=1时，输出端Y为低电平，即Y=0；
当两个输入端A=1，B=0时，输出端Y为低电平，即Y=0；
当两个输入端A=1，B=1时，输出端Y为低电平，即Y=1；
即只要两个输入端A、B的输入电平有一个是低电平0，输出端Y即为低电平0；
只有A、B的输入电平全为1，输出端Y才为高电平1
内部原理图：
（7）74LS32（两输入4或门）：
逻辑框图：
逻辑符号：
逻辑功能描述如下：
其中A,B为输入端，Y为输出端。
当输入端A=0,B=0时，输出端为低电平，即Y＝0；
当输入端A=0,B=1时，输出端为高电平，即Y=1;
当输入端A=1,B=0时，输出端为高电平，即Y=1；
当输入端A=1,B=1时，输出端为高电平，即Y=1。
即两个输入端A、B的输入电平只要有一个是高电平1，输出端Y就为高电平1；只有A、B两个输入端的电平同时为0时，输出端Y才为低电平0。
内部原理图：
（8）74LS00（两输入端4与非门）：
逻辑框图:
逻辑符号：
逻辑功能描述如下：
其中A、B为输入端，Y为输出端。
当输入端A=0，B=0时，输出端Y为高电平，即Y=1；
当输入端A=0，B=1时，输出端Y为高电平，即Y=1；
当输入端A=1，B=0时，输出端Y为高电平，即Y=1；
当输入端A=1，B=1时，输出端Y为低电平，即Y=0；
即两个输入端A、B的输入电平只要有一个是低电平0，输出端Y就为高电平1；
只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。
内部原理图：
四．功能模块
方案1：
方案1各模块之间的连接关系：
（1）多谐振荡器电路采用555定时器构成多谐振荡器电路。
根据设计要求将秒表精度定为0.1s，因此需要多谐振荡器产生周期为0.1s的脉冲。
根据脉冲周期计算公式：
要求电源电压取5V，输出脉冲占空比为2/3，可得电阻R1，R2为4.8KΩ。
多谐振荡器每隔0.1s发出一个脉冲使计数器发生一次状态转换，根据状态转换的次数就可以达到计时的目的。
（2）单脉冲发生器及节拍脉冲发生器电路
图2－1
上图中开关J1即为单脉冲发生器，开关断开时3个D触发器的CLK时钟端都处在高电平，当J1闭合时时钟端被置为低电平，开关J1的一合一开便产生了一个单脉冲使D触发器的输入传到输出一次，依次来控制由D触发器构成的3位环形计数器输出状态的变化，从而达到控制目的。
图2－2
上图为4位环形计数器，在本设计中节拍脉冲发生器由3位环形计数器构成即可。
按上图的接法接成的环形计数器具有自启动功能。
其在有效循环的每个状态只包含一个1，可以利用这个特性对计数器实现控制。
图2－1中U1的1D触发器输出1Q通过一个反相器与各计数器的异步清零端相连，当1Q输出高电平时，经反相器变为低电平触发计数器的异步清零端，从而实现了秒表的清零控制。
图2－1中U1的2D触发器输出2Q和多谐振荡器的输出分别作为一个二输入与门的两个输入。
当2Q输出高电平时，时钟脉冲信号能通过与门送到计数器，从而是计数器随脉冲而转换状态，实现计时功能。
当2Q输出为低电平时，时钟脉冲信号不能通过与门送到计数器，与门的输出一直为低电平，计数器暂停，从而实现停止功能。
（3）计数器及译码模块
图2－3
计数部分采用十进制计数器74LS160。
74LS160有低电平触发的异步清零端和同步置数端，以及控制状态转换的时钟输入端。
在本设计方案中应用到了异步清零端和时钟输入端。
当异步清零端为有效低电平时全部计数器立即置零，从而实现了秒表的清零功能。
当时钟输入端有时钟脉冲信号输入时便可实现计数器状态的循环转换，从而实现计时功能。
当秒表处于计时功能时，U8芯片的时钟输入端送入周期为0.1s的脉冲信号，即U8芯片的状态每隔0.1s实现一次变换，因此U8芯片输出作为秒表0.1s计数位的输入与四输入译码显示器相连。
当U8芯片完成一次十状态转换后便会从进位输出端RCO输出一个脉冲信号表示已计数十次。
因此可将U8芯片的进位输出端RCO与U7芯片的时钟输入端相连，U8的进位脉冲作为U7芯片的时钟控制脉冲。
经分析可知最初周期为0.1s的时钟信号经过U8芯片分频后，从其进位输出端输出周期为1s的时钟信号，这个时钟信号控制U7芯片每1s转换一次状态，因此可将U7芯片作为秒表个位计数位的输入与四输入译码显示器相连。
同理将U6芯片做为秒表十位计数位的输入与四输入译码显示器相连。
这样就可以实现精度为0.1s的电子秒表的设计。
方案1的缺点：
此方案的缺点在于控制模块部分。
由于节拍脉冲发生器的输出按固定的规律轮流输出高电平，这就使得电子秒表只能按照清零，计数，暂停这三个步骤依次进行，可操作和实用性不高，因此方案1不予采纳。
方案2：
（1）多谐振荡器电路模块
电路图及设计思路与方案1相同，参见方案1.
（2）单稳态触发器电路模块
图2－4
此单稳态触发器的稳态输出为低电平，其输入与开关电路相连。
当单稳态触发器的输入由高电平跳变为低电平时，输出由稳态变为暂稳态，由低电平跳变为高电平，经过短暂的暂稳态持续时间后输出自动变为稳态高电平。
对于本设计，要将单稳态触发器的输出经反相器后与计数器的CLR异步清零端相连。
当单稳态触发器处于稳态时，其输出低电平经反相后变为高电平置于计数器异步清零端，使异步清零端无效；当单稳态触发器输入由高电平跳变为低电平，其输出出现短暂的高电平，经反相后变为低电平，使计数器的异步清零端工作，计数器被置零。
经过短暂的暂稳态维持时间后计数器的异步清零端重新自动置为无效高电平。
因此，单稳态触发器可用于控制电子秒表的清零控制。
暂稳态持续时间由下面公式计算：
（3）开关控制电路模块
原控制电路：
图2－5
改进后控制电路：
图2－6
原控制电路：
如图2－5，采用与非门构成的基本RS触发器。
它的一路输出（U3A的输出）作为单稳态触发器的输入，另一路输出（U4A的输出）和多谐振荡器的输出作为与非门的两个输入，与非门的输出连到计数器的时钟信号输入端。
当开关S2按下后，U3A输出由高电平变为低电平，控制单稳态触发器输出变为高电平暂稳态，经反相后使计数器清零端置为有效电平，计数器异步清零。
经过短暂的暂稳态时间后计数器清零端自动置为无效高电平。
此时U4A输出为高电平，使得脉冲信号通过与非门传到计数器，是计数器工作。
因此，按下开关S2使计数器立即清零而后自动进入正常计数状态。
当开关S1按下后，U4A输出变为低电平，从而屏蔽了多谐振荡器的脉冲信号，使计数器暂停工作，实现电子秒表的暂停功能。
原控制电路缺点：
由于基本RS触发器的特性使得电子秒表暂停后不能接着原来的计数继续计时，只能清零后重新计时。
因此设计了改进控制电路解决这个问题。
改进控制电路：
如图2－6，将U3A的输出端与U4A的下输入端作为与门的输入，与门的输出作为单稳态触发器的输入。
将U4A的输出与U3A的上输入端作为或门的输入，或门的输出再与多谐振荡器的输出作为与非门的两个输入。
开关S1采用普通一开一合的开关，而开关S2采用按键开关，按下后立即自动弹起。
当S1按下后，U4A输出为低电平，U3A的2输入端也为低电平，经过或门后输出仍为低电平，屏蔽了多谐振荡器的脉冲信号，使计数器暂停。
当S1开启后，虽然U4A输出仍然为低电平，但U3A的2输入端为高电平，经过或门输出为高电平，脉冲信号通过与非门作用与计数器，计数器继续计时，从而实现了电子秒表暂停后在原计数值基础上继续计数的功能。
当S2开关按下后使U3A输出为低电平，U4A的下输入为低电平，经过与门后使原输出高电平变为低电平，从而使单稳态触发器输出暂稳态，控制计数器置零。
由于S2为按键开关，按下后迅速弹起，则U4A的下输入又很快置为高电平，与门输出仍为低电平。
此时若想再次将计数器置零就要先使与门输出（单稳态输入）置为高电平，而若想实现与门输出高电平就要使与门的另一个输入也为高电平，即U3A输出高电平，这就要求在一次清零后必须使秒表暂停一次，再按清零按键计数器才能正常清零。
不过这样的设计并不影响电子秒表的正常使用，因为秒表一般情况下都是在暂停计时后才清零，不在计时过程中清零，所以方案2满足设计要求。
将所设计模块利用Multism2001软件进行仿真，仿真结果正确，然后在数字实验箱上验证各个模块，结果正确。
另外，应该注意的是，因为设计电路连线非常复杂，所以在实验箱上进行验证时，应按模块连接电路，先连接单个模块并验证其是否工作正常再将各模块连接起来，保证验证结果的正确性。
五．总体设计电路图
方案2：
方案2实际电路图：
方案2各模块之间的连接关系
方案1工作情况：
每按一次开关产生一个单脉冲。
3位环形计数器的输出随单脉冲依次输出高电
平。
当第一个D触发器输出为高电平时电子秒表被清零，当第二个D触发器输出
为高电平时电子秒表开始计时，当第三个D触发器输出为高电平时电子秒表暂停计时。
当再按一次开关时又转到第一个D触发器输出高电平，电子秒表被清零。
电子秒表按照清零－计时－暂停－清零的状态被循环控制。
但这样的控制方式的缺陷是显而易见的，对电子秒表的控制限于预先的设计，电子秒表只能按照清零－计时－暂停－清零的顺序改变状态，实际应用时不易使用。
因此放弃方案1。
方案2工作情况：
开关S1状态
闭合
断开
闭合
断开
开关S2状态
（按键开关）
未按下
未按下
按下并弹起
按下并弹起
秒表状态
暂停计时
继续计时
立即清零并保持在零
立即清零并在清零后自动开始计时
方案2的电子秒表工作状态的控制转换如上表所示。
方案2整体工作电路原理如下：
（1）通过调整多谐振荡器的滑动变阻器使得其输出周期为0.1s的脉冲信号。
（2）单稳态触发器的输出为低电平，而74LS160的清零端为低电平有效，因此将单稳态触发器输出经反相后接到计数器清零端。
（3）用设计的控制电路控制多谐振荡器和单稳态触发器的输出。
控制电路的一输出端和多谐振荡器的输出作为与非门的两个输入，当控制电路输出端为高电平时使多谐振荡器输出脉冲信号送入计数器，实现计时；当控制电路输出端为低电平时屏蔽了脉冲信号，使得计数器暂停计数，实现了暂停功能。
控制电路的另一输出端作为单稳态触发器的输入，当其从高电平跳变为低电平时，使得单稳态触发器输出暂稳态，则计数器立即清零，从而实现了秒表的清零功能。
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