数字逻辑实验报告7.docx
《数字逻辑实验报告7.docx》由会员分享，可在线阅读，更多相关《数字逻辑实验报告7.docx（6页珍藏版）》请在冰豆网上搜索。
数字逻辑实验报告7
竭诚为您提供优质文档/双击可除
数字逻辑实验报告7
篇一：
数字逻辑与系统设计第七次实验报告
_____学院______________专业_____班________组、学号______姓名______________协作者______________教师评定_________________实验题目__第七次实验——基于Libero的数字逻辑设计仿真及验证实验__
1、熟悉smartDesign工具的使用
2、组合逻辑电路综合实验的设计、仿真、程序烧录及验证3、时序电路的设计、仿真、程序烧录及验证
实验报告
一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用eDA工具（特别是smartDesign）进行设计及仿真的流程。
3、学习利用smartDesign对全加器进行VeriloghDL设计的方法。
4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。
二、实验环境
1、Libero仿真软件。
2、DIgILogIc-20XX数字逻辑及系统实验箱。
3、Actelproasic3A3p030FpgA核心板及Flashpro4烧录器。
三、实验内容
1、掌握Libero软件的使用方法。
2、参考教材中5.7.1中相应内容，使用半加器构造全加器，并完成相应的仿真实验。
3、提交相应的仿真结果并完成程序烧录及实验箱验证。
4、编码器扩展实验（利用smartDesign来完成）
设计一个电路：
当按下小于等于9的按键后，显示数码管显示数字，当按下大于9的按键后，显示数码管不显示数字。
若同时按下几个按键，优先级别的顺序是9到0。
本实验需要两个编码器74hc148、一个数码显示译码器74hc4511、一个共阴极8段显示数码管Ln3461Ax和一个数值比较器74hc85。
5、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc74、74hc112、74hc161、74hc194相应的设计、综合及仿真。
提交针对74hc74、74hc112、74hc161、74hc194（任选一个）的综合结果，以及相应的仿真结果。
．．．．
四、实验结果和数据处理
（一）全加器
1、smartDesign连线效果截图
2、模块及测试平台代码
//halfadder.v
modulehalf_adder（s,c,A,b）;inputA,b;outputs,c;
xorgate1（s,A,b）;andgate2（c,A,b）;endmodule
3、第一次仿真结果
4、综合结果
5、第二次仿真结果（综合后）。
回答输出信号是否有延迟，延迟时间约为多少？
6、第三次仿真结果（布局布线后）。
回答输出信号是否有延迟，延迟时间约为多少？
分析是否有出现竞争冒险。
7、引脚分配表
（二）编码器扩展实验1、smartDesign的连线图
2、功能仿真波形图
3、综合结果RTL图
4、引脚分配I/oAttributeeditor截图
5、记录实测结果
编码器扩展实验结果记录表
（三）时序电路
1、所有模块及测试平台代码清单
//halfadder.v
modulehalf_adder（s,c,A,b）;inputA,b;outputs,c;
xorgate1（s,A,b）;andgate2（c,A,b）;endmodule
//74hc74代码
moduled_ff_1（D,clk,Q）inputD,clk;
outputQ;regQ;
always@（posedgeclk）Q //74hc74测试平台代码`timescale1ns/1nsmoduletestbenchregD,clk;wireQ;
parameterclock_period=20;
always#（clock_period/2）clk=~clk;initialbeginD=0;clk=0;repeat（20）#20D=$random;endinitial#300$finish;
d_ff_1testbench_d（D,clk,Q）;endmodule
//74hc112代码
modulejk_ff（J,K,clk,Q,Qn）inputJ,K,clk;outputQ,Qn;regQ;
assignQn=~Q;
always@（posedgeclk）case（{J,K}）2’b00:
Q 篇二：
数字逻辑实验报告
西安工程大学
实验报告
课程__FpgA数字逻辑设计教程__________系别__计算机科学学院_________________实验日期_20XX_年_11_月_10_日----_26_日专业班级_软件工程11级02班___________实验报告日期_20XX_年_11_月_27_日姓名__王林庆__________学号__41109050210______
教师审批评分________________________________
实验一2输入逻辑门的设计与实现
一、实验目标
1、使用Ise软件设计并仿真2、学会程序下载
二、实验步骤
1、编写文本文件并编译2、软件仿真3、进行硬件配置
（后面实验相同）三、实验原理
1、Ise软件是一个支持数字系统设计的开发平台2、用Ise软件进行设计开发时基于相应器件型号的
注意：
软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示电路包含6个不同的逻辑门
ab
Z[5]
Z[4]
Z[3]
Z[2]
Z[1]
Z[0]
四、实验体会
实验过程中遇到了的问题：
1、实验源代码中有语法错误，标点符号运用不当，与c语言混淆。
2、在仿真的时候不能出现正确的仿真图，原因是在仿真时没有在addsimulatehere添加待测的变量。
实验体会：
虽然有了实验指导书上详细的指导步骤，看似很简单，但做起
来很难，对整个流程不熟，做起来很慢。
之前这个软件在电脑上总是安装不了，头都大了，只得在同学的电脑上做，勉强做完了第一个实验，有了点感觉，还得练练。
五、实验源代码
1、2输入逻辑门的源代码
modulegates2（
inputwirea,inputwireb,outputwire[5:
0]z）;
assignz[5]=aassignz[4]=~（aassignz[3]=a|b;
assignz[2]=~（a|b）;
assignz[1]=a^b;assignz[0]=a~^b;endmodule
2、测试代码：
#200
a #200
b a 2（:
数字逻辑实验报告7）、2输入逻辑门的约束条件：
neT"a"Loc="T5";neT"b"Loc="V8";neT"z[0]"Loc="T11";neT"z[1]"Loc="R11";neT"z[2]"Loc="n11";neT"z[3]"Loc="m11";neT"z[4]"Loc="V15";neT"z[5]"Loc="u15";
#200b 六、实验仿真结果
实验二2位比较器的设计与实现
一、实验目标
1、使用Ise软件设计并仿真2、学会程序下载
二、实验步骤
1、编写文本文件并编译2、软件仿真3、进行硬件配置
三、实验原理
1、Ise软件是一个支持数字系统设计的开发平台2、用Ise软件进行设计开发时基于相应器件型号的。
注意：
软件设计时选择的器件型号是与实际下载板上的器件型号相同。
3、图为二位比较器的真值表
b[1]b[0]a[1]d[0]00000001001000110100010101100111100010*********
a_eq_ba_gt_ba_lt_b
100010010010001100010010001001100010001001001100
四、实验体会
实验过程中遇到的问题：
1、在仿真的时候没有出现的正确的仿真图，是因为没有先综合，就直接仿真导致出现了错误。
2、在实现时map出现警示，不知道是什么原因
实验体会：
做实验要认真，同样的错误不要反复出现。
虽然照着实验指导书
磕磕碰碰的做出来了，但有些地方还是不懂，又觉得老师上课讲了，看来上课还得认真听啊。
相比上次实验，有点小进步。
篇三：
数字逻辑实验报告
实验五多路复用器与比较器的设计与仿真
班级姓名学号指导老师
一、实验目的
熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VhDL语言设计实现多路复用器与比较器的设计与仿真实验内容
1.参照芯片74Ls153的电路结构，用逻辑图和VhDL语言设计四选一多路复用器；
2.从QuartusⅡ中取7485器件（比较器）进行仿真与分析；用VhDL语言设计4位比较器，接着进行仿真与分析，电路逻辑结构参照芯片74x85。
三、实验原理
（1）74153：
4选1多路复用器（4to1multiplexer），又叫4选1数据选择器
用途：
可以对多个输入信号进行选择。
电视机里的频道转换开关
就是一个多路开关。
逻辑框图
逻辑功能表
strobegseLecTbA按照一定的周期作用输入“00”、“01”、“10”、“11”，分别输出c0、c1、c2、c3的信号。
7485：
4位大小比较器（4-bitmagnitudecomparator）
逻辑框图
逻辑功能表
、
输入的四位数由高位开始比较，若能判断大小，则输出按“大于、小于和等于”的顺序，高电平表示有效。
若四位相等，则借位从input判断。
四、实验方法与步骤
实验方法：
采用基于FpgA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraepF10K20TI144_4的FpgA试验箱。
五．实验步骤：
多路复用器
1、编写源代码。
（1）打开QuartusⅡ软件平台，点击File中得newproject新建工程，将工程名称建得跟文件夹名称一样为n。
在File中new建立一个VhDL文件。
VhDL语言设计如下：
libraryieee;
useieee.std_logic_1164.all;entitynisport（
g,b,a:
instd_logic;
c0,c1,c2,c3:
instd_logic;y:
outstd_logic）;endn;
architecturen_archofnisbegin
process（g,b,a,c0,c1,c2,c3）begin
if（g=1）theny elseif（b elseif（b elseif（b elseif（b
（2）点击File/saveas以“.vhd”为扩展名存盘文件，命名为“n.vhd”,保存时勾选“Addfiletocurrentfile”选项。
点击“processing”选择“compiletool”进行全编译，直至出现图1证明编译成功。
2.点击File中得new建立一个波形文件。
（1）点击“edit”中“insert”的“insertnodesandbus_”,进入界面1，单击“nodeFinder”,进入界面2，在“Filter”下拉列表中选择“pinsall”,点击“list”，“nodesFound”框格中出现节点，双击节点选中节点，使节点名出现在选中的节点框格“selectednodes”中.点击“oK”返回界面1,再点击“oK”完成节点选择。
（2）点击“edit”中“endtime”,出现界面3，将时间设定为2.0us；点击“edit”中“gridsize”,出现界面4，将周期设定为100ns.
界面
1
界
面
2
界面3
升级会员 