集成电路中的器件结构.docx
《集成电路中的器件结构.docx》由会员分享，可在线阅读，更多相关《集成电路中的器件结构.docx（16页珍藏版）》请在冰豆网上搜索。
集成电路中的器件结构
集成电路中的器件结构
作者:
日期:
第3章集成电路中的器件结构
3.1电学隔离的必要性和方法
第2章中给出了二极管、双极型晶体管和M0场效应晶体管的截面剖图（见图2—14、图2—19和图
2—31）。
图中显示了这些器件的主要特征，但这种结构不能直接用于集成电路之中，在集成电路中它们的结构要复杂得多。
一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件，而且它们都是做在一个硅芯片上，即共有同一个硅片衬底。
因此，如果不把它们在电学上一一隔离起来，那么各个元器件就会通过半导体衬底相互影响和干扰，以至整个芯片无法正常工作，这是集成电路设计和制造时首先要考虑的问题。
为此要引入隔离技术，然后在隔离的基础上根据电路要求把相关的各元器件端口连接起来，以实现电路的功能。
在现代集成电路技术中，通常采用以下两种电学隔离方法：
①通过反向PN结进行隔离；②采用氧化物（二氧化硅）加以隔离。
这两种方法能较好地实现直流隔离，其缺点是都会增加芯片面积并引入附加的电容。
现以MOSf为例说明反向PN结的隔离作用。
如在一个硅片衬底上有两个N沟MOS管，
其结构与PN结的隔离作用见图3〜1。
图3一IPN结隔离作用
在每个N沟MOS管的源与衬底之间加一负偏压或将两者直接短路后接地，就可防止电流
流向衬底。
同时由于两管的漏端总是处于正电压，漏与衬底结处于反向，沟道与衬底之间也形成一反向结，因此两个MOS管之间在电学上也就被隔离。
这是MOS场效应晶体管在结构上的一个固有优点，即可以利用MOSt本身的PN结实现
隔离而不需增加新的PN结。
对于双极型晶体管常采用氧化物隔离方法，即在形成三极管区域的四周构筑一隔离环，该隔离环为二氧化硅绝缘体，因而集成电路中的各个三极管之间，以及各三极管与其他元件（如电阻、电容等）之间是完全电隔离的。
氧化物隔离的示意图见图3—2。
图中有两个三极管，每个三极管四周被二氧化硅所包围，因而这两个三极管在电学上完全被隔离，其横截面图将示于3.3节中的图3—5。
SJQj
3—3。
3.2二极管的结构
用于集成电路中的二极管，其制作步骤和实际结构示于图
图3-4用PN结隔离三极管与衬底
其次是设法用氧化物（二氧化硅）把每一个三极管包围起来，将各个三极管在横向上相互隔离起来，这示于图3—5。
图3-5两个完全隔离的NPN^极管
但这样的结构仍然存在缺点，由于收集极电流必须横向流过外延层才能到达收集极，而收集区有一个很大的串联电阻，因而三极管的电学特性很差。
为了减小这一收集区电阻，必须增加两个N+型区。
一个是称为“埋层”的n+型层，它在外延层生长前就设法在P型衬底上
形成，其目的是减小收集区的横向电阻。
另一个是在收集极接触处下面形成一N+型区，以减小
收集极串联电阻，通常这一步是与N发射区同时形成的。
具有埋层结构的NPN双极型晶体管见
图3—6。
当然对于双极型晶体管也可以采用PN结环实现隔离，如图3—7所示。
从图中可以看
出，一个重掺杂的
图3-6具有埋层结构的NPN双极型晶体管
图3-7采用PN结环隔离的NPN双极型晶体管
P+环围绕此NPN^极管，该P+环一直深入到P型衬底区，因而可
以同时实现横向和纵向的PN结隔离。
但是PN结隔离环的宽度要比氧化物环宽，而且电容量也较大，所以近年来已不常使用。
另一种隔离技术称为槽隔离（trenchisulation）。
它是在三极管的四周通
过腐蚀方法形成一个槽环，槽的内壁生长出一薄氧化层，再填充进多晶硅。
此方法的优点是槽环所占面积较小，但制造工艺较复杂，成本较高，只在某些要求较高的电路中使用。
为减小尺寸而改进得到的较完善的三极管结构示于图3—&在这种改进结
构中，首先在基区与收集区之间插入氧化层，以防止两者非常靠近时的相互影响。
该氧化层的存在还使基区与收集极区金属接触的位置不再要求非常严格的定位，从平面设计上，基区与发射区也可以延伸到P型基区的边缘，而不再需要留有间隙（与图3—6相比）。
经改进后采用氧化物隔离的三极管尺寸可以小于10卩mx10um
图3-8一种较完善的NPN双极型晶体管结构
3.4MoS场效应晶体管的结构
3.4.1场氧化层的作用
在3.1节中谈到，most可以利用自身的PN结实现电学隔离。
但如果在两
个MOS管之间有一金属导线通过，那就会形成一寄生most,如图3—9所示。
该金属导线被认为是此寄生MOSt的栅极，两端为源区和漏区。
如果此寄生most偶然处于开启状态而引起了漏源电流，即使这一电流很小也会使整个电路功能发生混乱。
为了防止这一现象的发生，在各MOST之间设法生长出一比较厚的
二氧化硅层，使它们在横向上完全隔离，见图3—10。
我们常称此二氧化硅层为场
氧化层（fieldoxidelayer）。
这一较厚氧化层的存在，使寄生MOST的阈值电压升高了。
寄生MOSf的阈值电压可设计成高于电路中的电源电压，由于通常电路中金属导线上的电压不会大于电源电压，所以此寄生MOt就永远处于关闭状态，因而
起到横向隔离作用。
MOS管本身所处的区域称为有效区，其四周为场氧化区。
most的漏极和源
极的金属接触在有效区内，栅极的金属接触则可在有效区外，三者的金属连线在场氧化层上通过。
一个完整的N沟most结构的截面图和顶视图见图3—11。
u>
rfWlfl
lb）
图3一11N沟MOS管结构的截面图和顶视图
3。
4.2CMOS电路的结构
一种既包含N沟MOS管又包含P沟MOS管的电路称为互补型MOS电路
（complementaryMOS），简称CMO电路。
为了使两种不同类型的MOSf做在同一硅片衬底上，就先要在硅衬底上形成一N阱（N-well）或P阱（P-well）。
现以N阱为例，P沟MOSt应设法制作在N阱中，而N沟MOSt则应直接制作在衬底上，如图3—12所示。
图3—12N阱CMOS勺原理图
如果在硅片衬底上先形成P阱，贝UN沟MOSf制作在P阱中，而P沟MOSf直接制作在衬底上。
近代的cMOs电路也有采用双阱工艺的，即在衬底的高阻率的外延层上分别形成P阱和N阱，然后N沟MOSf和P沟most就分别制作在P阱和N阱中。
采用场氢化屡隔离的CMO电路结构示于图3—13。
十一调二
图3-13采用场氧化层隔离的CMO电路结构
3.5电阻的结构
一般在集成电路中很少使用电阻，特别是在MOS电路中，即使需要也用MOS管来代替。
但在某些集成电路中，例如双极型电路中还需要采用电压与电流具有线性关系的电阻。
对
于双极型电路中的电阻，它的制作过程可与双极型晶体管的制作同时进行，并利用双极型晶体管中的某一层来形成电阻，如图3—14所示。
从图中可看出，这是利用NPN晶体管的P型基区
扩散层作为电阻，因为P型层的电阻率比较易于得到所要求的电阻值（电阻值限于10kQ以下）。
在P型层的两端有该电阻的连接端（图中的A和B）。
在纵向方向仍采用PN结隔离，横向方向则利用氧化物隔离。
但这样得到的电阻，其电阻的绝对值较难以控制。
为得到精确的电阻值，常利用多晶硅薄膜来制作电阻。
该多晶硅薄膜是通过“淀积”方法沉积在二氧化硅的上面，其面积和厚度都需精确控制，因而工艺复杂度增加，一般只在特殊需要时才采用这一方法。
图3-14双极型电路中的电阻
3.6电容的结构
集成电路中的电容可以利用反向偏置时的PN结电容来获得。
但这样的电容,其电容量是反向偏压的函数，因而电容值会随电压而变化，比较好的方法是利用金属与扩散区、多晶硅与金属、两层多晶硅或两层金属之间形成的平行板电容来构成电容。
一种利用金属与扩散区形成的平板电容示于图3—15。
上电极为金属铝，下
电极为扩散M层，两平板之间的介质为二氧化硅层。
图3—15金属与扩散区形成的电容
（a）工艺复合图；（b）横截面图
100pF的电容在芯片上所占的面积往往
通常这种电容器所占面积较大，一个
要超过100个晶体管所占的面积，因而在集成电路中，实现电容的相对成本与用分立元件实现电容时的相对成本是不同的。
一般地，在集成电路中，电容的成本要高于电阻，电阻的成本要高于晶体管，因此，在集成电路的设计中应尽可能地避免采用电阻和电容这类元件。
3.7接触孔、通孔和互连线
为了使各类器件的端口能够被引出，在集成电路制造时需在表面的二氧化硅层上指定的位置处开出一个孔，这个孔称之为接触孔（contact）。
这个孔位置处的硅被暴露出来后，直接淀积上金属层，使金属与硅直接接触形成欧姆接触。
另一种孔称为通孔（via），用于多层金属连线之间的直接连通。
它是在两层金属之间的绝缘层上开出一个孔，在淀积上一层金属连线时，使金属物进入孔中而使上下两层金属连线连接。
3—16。
棒触孔与通孔的示意图见图
图3-16接触孔与通孔的示意图
集成电路中的互连线通常采用金属线，如铝线或含有少量硅的铝线，近年也采用铜来作为互连线。
除了金属互连线外，有时也用多晶硅作为互连线，但因多晶硅的电阻率较高，所以只能作为短距离互连之用。
3.3MOS电容
MOS电容分两类：
一类是参与运算的专门制作的MOS6容，例如开关电容网络中的积分电容和等效电阻用电容，这类电容要求电容值相对准确而稳定；另一类是most极间电容和寄生电容，这类电容越小越好，大了会影响电路的带宽、工作速度或造成运算误差。
3.3.1用作单片电容器的Mos器件特性.
专门使用MOs电容的器件相当于二端器件，如图3—12所示。
其中，图
3—12（a）为MOS电容结构，多晶硅和N+T散区构成电容器CAB的两极，二氧化硅（Si02）为绝缘层。
图3—12（b）中，Cp为N+区与衬底之间的寄生电容。
A
Tq
B
1*峯晶O
丄~駢隔
pll~0
Ao
債｝
%
a）
河
图3—12单片MOSt容器结构单片MOSI容器结构；（b）MOS电容模型
单位面积电容Cox为
r1E01~si02
h'一、二总的MOSfe容为
CAB一吒-W-L=Co~AG（3—21）其中，Ac一W・L为MOSi容的面积，£。
。
为氧化层厚度。
例如，t。
一100nm,£0ssio。
=3.46x10-1'F/m那么
Cox:
—3.—46—X_1再0-j'l—F/m一3.46x10一‘pF/弘m2
100x10。
m…。
…。
“因此，要获得一个C=346pF的MOSfe容，需
要硅片面积为10卩m2相当于25只晶体管的面积。
由此可知，要获得一个比较大的MOS!
容是比较困难的。
3.3.2MoS管的极间电容和寄生电容
MOS管的极间电容存在于4个端子中的任意两端之间，这些电容的存在影响了器件和电路的高频交流特性。
如图3—13所示，这些电容包括以下几部分：
栅极和沟道之间的氧化层电容C1=Cox-AG=CoxL。
衬底和沟道之间的耗尽层电容C。
。
多晶硅栅与源、漏之间交叠而形成的电容源、漏与衬底之间的结电容C5C6b
（1）
⑵
⑶
⑷
D
HlH-l
J
»
1H1
―■oB
（*）
图3—13MOS管的栅电容及寄生电容
（口）结构图；（6）等效电路
对于栅电容C1，随着Uas从负向正变化，其电容的变化规律如图为负时，将衬底中的空穴吸引到氧化层界面，我们称此处为“积累区”。
随着
3—14所示。
当Ucs
Ucs负压变小，
D
qI
GO
界面空穴密度下降，在氧化层下开始形成耗尽层，器件进入弱反型状态。
总电容为Cox与cdep
的串联电容，总电容减小。
随着Ucs为正且进一步加大超过UTH时，器件进入强反型层状态，
导电沟道出现，Cox本不变。
例如，t。
一100nm,£0ssio。
=3.46x10-1'F/m那么
Cox:
—3.—46—X_1再0-j'l—F/m一3.46x10一‘pF/弘m2
100x10om…。
…。
“因此，要获得一个C=34.6pF的MOSt容，需要硅片面积
为10卩m2相当于25只晶体管的面积。
由此可知，要获得一个比较大的MOS电容是比较困难
的。
3.3.2MoS管的极间电容和寄生电容
MOS管的极间电容存在于4个端子中的任意两端之间，这些电容的存在影响了器件和电路的高频交流特性。
如图3—13所示，这些电容包括以下几部分：
栅极和沟道之间的氧化层电容衬底和沟道之间的耗尽层电容
多晶硅栅与源、漏之间交叠而形成的电容源、漏与衬底之间的结电容C5C6。
为了减小电容，可将一个尺寸较大的管子改为两个尺寸较小的管子，并联成“折叠”
（fl）
图3一15"折叠”结构可减小结电容
⑻尺寸大的most｝（b）折叠结构的most
Spice。
计算机仿真（模拟）的精度很大了解Spice模型参数的含义对于正
Spice主要模型参数的符号•、含义和O.5
3.4MOS管的Spice模型参数
符号
单位
t
含义
典型值（0.5肛mX艺）
NMOS
PMOS
L
gm
沟道长度
W
pm
沟道宽度
AS、AD
um2
源、漏面积
PS、PDPD
gm
源、漏周长
RS、RDRD
Q
源、漏电阻
RSH
Q
源、漏薄层电阻
CJ
F/m
单位面积零偏衬底结电容（源/漏结电容）
O.56X10〜。
O.94X10—。
MJ
CJ公式中的幂指数
0.45
O.5
cJSW
F/m
单位长度源/漏侧壁结电容
0.35X10—“
MJSW
CJSW中的幂指数
O.2
O.3
CGBO、CGSO
•F/m
栅一衬底、栅一源、栅一漏交迭电容
O.4X10—。
0.3X10〜0
目前许多数模混合计算机仿真软件的内核都是程度上取决于器件模型参数的准确性和算法的科学先进性。
确设计集成电路是十分重要的。
表3—2给出most的dm工艺的参数典型值.
CGDO
IS
A
衬底结漏电流（源/漏结）
JS
A/m2
衬底结漏电流密度
1X10一o
O.5X1C
o
PB
V
源/漏结内建电势
O.9
O.9
UTO
V
零偏阈值电压
O.7
一O.8
KP
卩A/V2
互导系数（卩nCox）
GAMMA
v1/2
体效应系数Y）
O.45
O.4
LAMBDA
V-1
沟道调制系数（入）
O.1
O.2
tox
m
、
栅氧化层厚度
9XlO一0
9X10一o
LD
m
源/漏侧扩散长度
O.08X10一o
O.09XlO一o
XJ
m
源/漏PN吉结深
PHI
V
表面态电势（2I©Fl，终一费米能级）
O.9
O.8
NSUB
cm一3
衬底掺杂浓度（NA、No）
9X10'4
5X10''
NSS
表面态密度
U0
cm2/V/S
沟道载流子迁移率（gn、卩p）
350
100
TPG
一1
—0
栅材料类型
硅栅
铝栅
升级会员 