（2）列出计数器状态表。
（3）由选用的JK触发器逻辑功能求出激励表。
（4）将状态表和激励表用卡诺图化简，得各触发器输入端和原态Qn之间的逻辑表达式（即驱动方程）。
（5）按驱动方程画计数器的逻辑电路图。
学生可参照以上步骤，自己设计实验内容中所要求的电路。
四、实验内容
1．验证JK触发器的逻辑功能。
2．将JK触发器转换成T触发器和D触发器，并验证其功能。
3．将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起，接到第一个JK触发器的输出端Q，输入1kHz方波，用示波器分别观察和记录CP、1Q、2Q的波形，理解二分频，四分频的概念。
4．设计一个同步时序脉冲输出器，其输出波形如图5.17.1所示。
用示波器观察和记录CP和输出L的波形。
5．设计一个同步三分频电路，其输出波形如图5.17.4所示。
用示波器观察和记录CP、1Q、2Q的波形。
五、实验报告要求
1．根据实验内容3．，画出实验电路图，以及对应绘出所测CP、1Q、2Q的电压波形，标出幅值和周期。
2．根据实验内容4.，画出实验电路图，并对应绘出CP和L的波形，标出幅值和周期。
3．根据实验内容5.,画出实验电路图，并对应绘出CP、1Q、2Q的波形，标出幅值和周期。
六、思考题
1．在本实验中，能用负方波代替时钟脉冲吗?
为什么?
2．观察同步时序逻辑控制器CP和L波形时，若CP信号送示波器CH1通道，输出L送CH2通道，“触发选择”置CH1通道，示波器上所显示的波形能稳定吗?
若不能稳定，应如何选择触发电压?
七、注意事项
1．本实验使用的集成芯片（CD4027和CD4023均为CMOS集成电路，因此必须严格遵守CMOS集成电路的使用规则。
2．用示波器观察多个波形时，最好采用外触发方式，并且选用频率最低的电压作外触发电压。
八、实验元、器件
双JK触发器CD40271片三3输入与非门CD40231片
实验五计数、译码、显示电路
一，实验目的
1．掌握中规模集成计数器75LS161的逻辑功能。
2．学习74LS48BCD译码器和共阴极七段显示器的使用方法。
3．进一步熟悉用示波器测试计数器输出波形的方法。
二、预习要求
1．复习计数、译码和显示电路的工作原理。
2．预习中规模集成计数器74LS161的逻辑功能及使用方法。
3．预习74LS48译码器和共阴极七段显示器的工作原理及使用方法。
4．绘出十进制计数、译码、显示电路中各集成芯片之间的连接图。
三、实验原理与参考电路
计数、译码、显示电路是由计数器、译码器和显示器三部分组成的。
1．计数器
计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。
计数是数字系统中非常重要的基本操作，所以也是应用最广泛的逻辑部件之一。
集成计数器是中规模集成电路，其种类有很多。
如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种。
在同步计数器电路中，所有触发器都以输入计数脉冲为时钟脉冲，应翻转的触发器同时翻转。
在异步计数器电路中，有的触发器以计数脉冲作为时钟脉冲，有的则以其它触发器的输出作为时钟脉冲，故而状态更新有先有后，称为异步；如果按照计数数字的增减分类，可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律分类，可分为二进制计数器、十进制计数器和N进制计数器三种。
计数器常从零开始计数，所以应具有“置零（清除）”功能。
此外计数器还有“预置数”的功能，通过预置数据于计数器中，可以使计数器从任意值开始计数。
常用集成计数器均有典型产品，不必自己设计，只需合理选用即可。
下面介绍几种常用的集成计数器。
（1）74LS90异步二—五—十进制计数器
图5.18.1和表5.18.1示出74LS90的外引线排列图和功能表。
表5.18.174LS90功能表
74LS90是由二进制及五进制构成的十进制异步计数器，当计数脉冲由CP0输入，Q0作为输出，构成二进制计数器（也称二分频电路）；计数脉冲由CP1输入，Q3、Q2、Q1作为输出，构成五进制计数器（Q3或Q2作为输出时，是五分频电路）。
如果将输出Q0与输入CP1相连，Q3～Q0作为输出，则构成8421码的十进制计数器，计数顺序如表5．18．2（a）所示（Q，作为输出时，是十分频电路，占空比为20％，如将Q：
作为输出时，也是十分频电路，但占空比为40％）；如果将输出Q3与CP0相连，则构成5421码的十进制计数器，计数顺序如表5.18.2（b）所示（Q0作为输出时，是十分频电路，输出脉冲的占空比为50％）。
表5.18.2（a）表1.18.2（b）
Q0，与CP1连接的计数序列（8421码）Q3与CP0连接的计数序列（5421码）
（2）74LS192同步十进制可逆计数器
图5.18.2和表5.18.3分别示出74LS192的外引线排列图和功能表。
表5.18.374LS192功能表
74LS192是同步十进制可逆计数器，具有双时钟和可预置功能。
当清除端CR=1时，无论有无计数脉冲，Q3～Q0均为0，即为异步清除。
当置数端LD=0时，当下一计数脉冲到来时，数据输入端D3～D0所置数据被并行送到输出端Q3～Q0。
当CPD=1，计数脉冲从CPU送入，则在CP上升沿的作用下，计数器进行加计数，加到9后，进位输出端CO=0。
当CPU=1，计数脉冲从CPD送入，则在CP上升沿的作用下，计数器进行减计数，减到0后，借位输出端BO=0。
（3）74LS1614位二进制同步计数器图5.18.374LS161外引线排列图
图5.18.3和表5.18.4分别示出74LS161外引线排列图和功能表。
74LS161是TTL集成同步二进制计数器，它的主要功能为
异步清除：
当CR=0时，无论有无CP，计数器立即清零，Q3～Q0均为0，称为异步清除。
同步预置：
当LD=0时，在时钟脉冲上升沿的作用下，Q3=D3，Q2=D2，Q1=D1，Q0=D0。
计数：
当使能端ETP=ETT=1时，计数器计数。
锁存：
当使能端ETP=0或ETT=0时，计数器禁止计数，为锁存状态。
本实验选用74LS161同步二进制计数器，采用反馈方式构成十进制计数器。
反馈式十进制计数器一般有两种形式。
其一，利用清除端CR构成。
即：
当Q3Q2Q1Q0=1010（十进制数10）时，通过反馈线强制计数器清零。
如图5.18.4所示。
该电路由于1010状态只是瞬间，它会引起译码电路的误动作，因此很少被采用。
其二，利用预置端LD构成。
把计数器输入端D0D1D2D3全部接地。
当计数器计到1001（十进制数9）时，利用Q3Q0反馈线使预置端LD=0则当第十个CP到来时，计数器输出端等于输入端电平，即：
Q0=Ql=Q2=Q3=0。
这样，可以克服利用清除端CR构成的计数器的缺点。
利用预置端LD构成的计数器电路如图5.18.5所示。
图5.18.4利用清零端的反馈式计数器图5.18.5利用置数端的反馈式计数器
以上介绍的是一片计数器工作的情况。
在实际应用中，往往需要多片计数器构成多位计数状态。
所以我们介绍一下计数器的级联方法。
级联可分串行进位和并行进位两种。
串行进位的级联电路如图5.18.6（a）所示。
其缺点是速度较慢。
并行进位（也称超前进位）如图5.18.6（b）所示。
后者比前者的速度大大提高。
2．译码器
这里所说的译码器是将二进制数译成十进制数的器件。
我们选用的74LS48是BCD码七段译码器兼驱动器。
其外引线排列图和功能表分别如图5.18.7和表5.18.5所示。
（a）串行进位式2位十进制计数器（b）并行进位式2位十进制计数器
74LS48具有以下特点：
（1）消隐（灭灯）输入BI低电平有效。
当BI=0时，不论其余输入状态如何，所有输出为零，数码管七段全暗，无任何显示。
可用来使显示的数码闪烁，或与某一信号同时显示。
译码时，BI=1。
（2）灯测试（试灯）输入LT低电平有效。
当LT=0（BI/RBO=1）时，无论其余输入为何状态，所有输出为l，数码管七段全亮，显示数字8。
可用来检查数码管、译码器有无故障。
译码时，LT=1。
3．显示器
显示器采用七段发光二极管显示器，它可直接显示出译码器输出的十进制数。
七段发光显示器有共阳接法和共阴接法两种。
共阳接法就是把发光二极管的阳极都连在一起接到高电平上，与其配套的译码器为74LS46，74LS47；共阴接法则相反，它是把发光二极管的阴极都连在一起接地，与其配套的译码器为74LS48，74LS49。
七段显示器的外引线排列图、共阴接法以及数字符号显示如图5.18.9（a）、（b）、（c）所示。
如果输入的频率较高时，显示器所显示的数字可能出现混乱或很快改变结果，这时，可在计数器后面加一级锁存器（如74LS273，八D触发器）。
如果显示器所显示的数字暗淡，可加一级缓冲器（如74LS07，74LS17）或射随器来提升电流。
本实验还用到CMOS四2输入与非门CD4011一片。
其外引线排列图见实验一。
四、实验内容
1．测试74LS161的逻辑功能（计数、清除、置数、使能及进位等）。
CP选用手动单次脉冲或1Hz正方波。
输出接发光二极管LED显示。
2．按图5.18.5组装十进制计数器，并接入译码显示电路（各集成芯片之间的连线自画）。
时钟脉冲选择1Hz正方波。
观察电路的计数、译码、显示过程。
3．将1Hz方波改为1kHz正方波，用示波器分别观测十进制计数器Q0、Q1、Q2、Q3的输出波形以及CP的波形，比较它们的时序关系。
4．设计并组装六十进制计数器。
要求当十位数字为0时，十位显示器不显示0。
五、实验报告要求
1．画出十进制计数、译码、显示电路中各集成芯片之间的连接图。
2．用坐标纸对应时间轴，画出十进制计数器CP、Q0、Q1、Q2、Q3五个波形的波形图，标出周期，并比较它们的时序关系。
六、思考题
1．用示波器观察CP、Q3～Q0波形时，要想正确观察波形的时序关系，应选择什么触发方式?
如果选用外触发方式，则应选哪个电压作为外触发电压?
2．当计数器做加法计数时，要想观察到正确的输出波形，必须对示波器的触发斜率有正确的选择，你认为触发斜率旋钮应置（+）?
还是（—），做减法计数时，该旋钮应置（+）?
还是（—）?
为什么?
七、注意事项
1．计数器（74LS161和与非门CD4011）闲置的输入端不能悬空。
2．检查显示器各段好坏时，可与译码器74LS48连接后，用LT=0来实现，也可由电源+5V接470电阻限流后接到显示器各段检查。
八、实验元、器件
计数器74LS1612片，译码器74LS482片，共阴七段显示器2片，
四2输入与非门CD40111片
实验六移位寄存器
一、实验目的
1．掌握移位寄存器74LSl94的逻辑功能。
2．学习三态门74LS125，计数器74LS93和译码器74LS138的使用。
3．进—步掌握用示波器观察多个波形时序关系的方法。
二、预习要求
1．了解移位寄存器74LS194、二—八进制计数器74LS93、3线—8线译码器74LSl38以及三态门74LS125的逻辑功能。
2．自拟实验步骤和电路，画出图5.20.1所示串行移位电路的具体接线图。
3．改画图5.20.5使之产生四个节拍Y0～Y3。
三、实验原理与参考电路
图5.20.1所示电路可将预置的二进制数D3D2D1D0，在时序脉冲的控制下，经三态门后，串行移位输入到移位寄存器，并行输出至LED显示。
该电路主要由三部分组成：
1．移位寄存器
我们选用移位寄存器74LS194。
它是4位双向移位寄存器，最高时钟频率为36MHz。
它具有并行输入、并行输出，左移和右移的功能。
这些功能均通过模式控制端M1、M0来确定。
详见表5.20.1。
在D0D1D2D3端送入4位二进制数，并使M1=M0=1时，该4位二进制数同步并行输入至寄存器。
当CP到来后，在CP上升沿的作用下，4位二进制数并行输出；若M1=0，
M0=1，则该4位二进制数被串行送入到右移数据输入端DSR，在CP上升沿作用下，同步右移；若M1=1，M0=0，数据同步左移；若M1=M0=0，寄存器保持。
74LS194的外引线排列图如图5.20.2所示。
其功能表如表5.20.2所示。
d0～d3--D0～D3端的稳态输入电平Q00、Q10、Q30--规定稳态输入条件建立前Q0、Q1、Q2、Q3的电平Q0n、Q1n、Q2n、Q3n——时钟上升沿↑前Q0、Q1、Q2、Q3的电平
2．三态门74LS125
74LS125为4个总线缓冲门，是实现三种输出状态的电路。
这三种状态为逻辑1、逻辑0和浮空状态（高阻状态）。
当使能端EN为高电平时，输出断开（禁止），而EN为低电平时，输出等
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