硬件笔试题01.docx

1、硬件笔试题01硬件笔试题 模拟电路 1、基尔霍夫定理的内容是什么 基尔霍夫定律包括电流定律和电压定律 电流定律在集总电路中任何时刻对任一节点所有流出节点的支路电流的代数和恒等于零。 电压定律在集总电路中任何时刻沿任一回路所有支路电压的代数和恒等于零。 2、描述反馈电路的概念列举他们的应用。 反馈就是在电子系统中把输出回路中的电量输入到输入回路中去。 反馈的类型有电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。 负反馈的优点降低放大器的增益灵敏度改变输入电阻和输出电阻改善放大器的线性和非线性失真有效地扩展放大器的通频带自动调节作用。 电压负反馈的特点电路的输出电压趋向于维持恒定。

2、 电流负反馈的特点电路的输出电流趋向于维持恒定。 3、有源滤波器和无源滤波器的区别 无源滤波器这种电路主要有无源组件R、L和C组成 有源滤波器集成运放和R、C组成具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高输出电阻小构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限所以目前的有源滤波电路的工作频率难以做得很高。 数字电路 1、同步电路和异步电路的区别是什么 同步电路存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连这有这些触

3、发器的状态变化与时钟脉冲同步而其它的触发器的状态变化不与时钟脉冲同步。 2、什么是线与逻辑要实现它在硬件特性上有什么具体要求 将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上要用OC门来实现同时在输出端口加一个上拉电阻。由于不用OC门可能使灌电流过大而烧坏逻辑门。 3、解释setup和hold time violation画图说明并说明解决办法。威盛VIA2003.11.06上海笔试试题 Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿有效T时间到达芯片这个T

4、就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间。如果hold time不够数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间Hold time。建立时间是指在时钟边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量。 4、什么是竞争与冒险现象怎样判断如何消除汉王笔试 在组合逻辑

5、中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法一是添加布尔式的消去项二是在芯片外部加电容。 5、名词SRAM、SSRAM、SDRAMSRAM静态RAM DRAM动态RAM SSRAMSynchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同异步SRAM的访问独立于时钟数据输入和输出都由地址的变化控制。 SDR

6、AMSynchronous DRAM同步动态随机存储器 6、FPGA和ASIC的概念他们的区别。未知 答案FPGA是可编程ASIC。 ASIC:专用集成电路它是面向专门用途的电路专门为一个用户设计和制造的。根据一个用户的特定要求能以低研制成本短、交货周期供货的全定制半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。 7、什么叫做OTP片、掩膜片两者的区别何在 OTP means one time program一次性编程 MTP means m

7、ulti time program多次性编程 OTPOne Time Program是MCU的一种存储器类型 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。 MASKROM的MCU价格便宜但程序在出厂时已经固化适合程序固定不变的应用场合 FALSHROM的MCU程序可以反复擦写灵活性很强但价格较高适合对价格不敏感的应用场合或做开发用途 OTP ROM的MCU价格介于前两者之间同时又拥有一次性可编程能力适合既要求一定灵活性又要求低成本的应用场合尤其是功能不断翻新、需要迅速量产的电子产品。 8、单片机上电后没有运转首先要检查什么 首先应该确

8、认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压看是否是电源电压例如常用的5V。 接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值看是否正确。 然后再检查晶振是否起振了一般用示波器来看晶振引脚的波形注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平按住复位键不放然后测量IO口没接外部上拉的P0口除外的电压看是否是高电平如果不是高电平则多半是因为晶振没有起振。 另外还要注意的地方是如果使用片内ROM的话大部分情况下如此现在已经很少有用外部扩ROM的了一定要将EA引脚拉高否则会出现程序乱跑的情况。有时用仿真器可以而烧入片子不行往往

9、是因为EA引脚没拉高的缘故当然晶振没起振也是原因只一。经过上面几点的检查一般即可排除故障了。如果系统不稳定的话有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话则需要再接一个更大滤波电容例如220uF的。遇到系统不稳定时就可以并上电容试试越靠近芯片越好。 数字电路 1、同步电路和异步电路的区别是什么仕兰微电子 2、什么是同步逻辑和异步逻辑汉王笔试 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作而异步电路不使用时钟脉冲

10、做同步其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速论文发表数以倍增而Intel Pentium 4处理器设计也开始采用异步电路设计。 异步电路主要是组合逻辑电路用于产生地址译码器、或的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

11、3、什么是线与逻辑要实现它在硬件特性上有什么具体要求汉王笔试 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上要用oc门来实现漏极或者集电极开路由于不用oc门可能使灌电流过大而烧坏逻辑门同时在输出端口应加一个上拉电阻。线或则是下拉电阻 4、什么是Setup 和Holdup时间汉王笔试 5、setup和holdup时间,区别.南山之桥 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。未知 7、解释setup和hold time violation画图说明并说明解决办法。威盛VIA 2003.11.06 上海笔试试题 Setup/hold time 是测试芯片对

12、输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿有效T时间到达芯片这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间。如果hold time不够数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间Hold time。建立时间是指在时钟边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持

13、时间的话那么DFF将不能正确地采样到数据将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解并举例说明竞争和冒险怎样消除。仕兰微电子 9、什么是竞争与冒险现象怎样判断如何消除汉王笔试 在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法一是添加布尔式的消去项二是在芯片外部加电容。 10、你知道那些常用逻辑电平TTL与COMS电平可以直接互连吗汉王笔试 常

14、用逻辑电平12V5V3.3VTTL和CMOS不可以直接互连由于TTL是在0.3-3.6V之间而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 cmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos. 11、如何解决亚稳态。飞利浦大唐笔试 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时既无法预测该单元的输出电平也无法预测何时输出才能稳定在某个

15、正确的电平上。在这个稳定期间触发器输出一些中间级电平或者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法 1 降低系统时钟 2 用反应更快的FF 3 引入同步机制防止亚稳态传播 4 改善时钟质量用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 12、IC设计中同步复位与异步复位的区别。南山之桥 同步复位在时钟沿采复位信号完成复位动作。异步复位不管时钟只要复位信号满足条件就完成复位动作。 异步复位对复位信号要求比较高不能有毛刺如果其与时钟关系不确定也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征。南山之桥 Mo

16、o re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这 14、多时域设计中,如何处理信号跨时域。南山之桥 不同的时钟域之间信号通信时需要进行同步处理这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响其中对于单个控制信号可以用两级同步器如电平、边沿检测和脉冲对多位信号可以用FIFO,双口RAM握手信号等。 跨时域的信号要经过同步器同步防止亚稳态传播。例如时钟域1中的一个信号要送到时钟域2那么在这个信号送到时钟域2之前要先经过时钟域2的同步器同步后才能进入时钟域2。这个同步器就是两级

17、d触发器其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号可能不满足时钟域2中触发器的建立保持时间而产生亚稳态因为它们之间没有必然关系是异步的。这样做只能防止亚稳态传播但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号或地址。当同步的是地址时一般该地址应采用格雷码因为格雷码每次只变一位相当于每次只有一个同步器在起作用这样可以降低出错概率象异步FIFO的设计中比较读写地址的大小时就是用这种方法。 如果两个时钟域之间传送大量的数据可以用异步FIFO来解决问题。 15、给了reg的setup,hold时间求中间组合逻辑的delay范围。飞利浦大唐笔试 Delay T+T2

18、max,T3holdT1min+T2min 17、给出某个一般时序电路的图有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素同时给出表达式。威盛VIA 2003.11.06 上海笔试试题 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。威盛VIA 2003.11.06 上海笔试试题 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径计算信号在这些路径上的传播延时检查信号的建立和保持时间是否满足时序要求通过对最大路径延时和最小路径延时的

19、分析找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径且运行速度很快、占用内存较少不仅可以对芯片设计进行全面的时序功能检查而且还可利用时序分析的结果来优化设计因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真因为不可能产生完备的测试向量覆盖门级网表中的每一条路径。因此在动态时序分析中无法暴露一些路径上可能存在的时序问题 19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。威盛VIA2003.11.06 上海笔试试题 关键将第二级信号放到最后输出一级输出同时注意修改片选信号保证其优先级未被修改。 20、给出一个门级的图又给了各个

20、门的传输延时问关键路径是什么还问给出输入使得输出依赖于关键路径。未知 21、逻辑方面数字电路的卡诺图化简时序同步异步差异触发器有几种区别优点全加器等等。未知 22、卡诺图写出逻辑表达使。威盛VIA 2003.11.06 上海笔试试题 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。威盛 卡诺图化简一般是四输入记住00 01 11 10顺序 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sect

21、ionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfercurve? 威盛笔试题circuit design-beijing-03.11.09 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS a

22、nd NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大仕兰微电子 和载流子有关P管是空穴导电N管电子导电电子的迁移率大于空穴同样的电场下N管的电流大于P管因此要增大P管的宽长比使之对称这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门。扬智电子笔试 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response

23、for output rising edge.(less delay time)。威盛笔试题circuit design-beijing-03.11.09 29、画出NOT,NAND,NOR的符号真值表还有transistor level的电路。Infineon笔试 30、画出CMOS的图画出tow-to-one mux gate。威盛VIA 2003.11.06 上海笔试试题 31、用一个二选一mux和一个inv实现异或。飞利浦大唐笔试 input a,b; output c; assign c=a?(b):(b); 32、画出Y=A*B+C的cmos电路图。科广试题 33、用逻辑们和cmo

24、s电路实现ab+cd。飞利浦大唐笔试 34、画出CMOS电路的晶体管级电路图实现Y=A*B+C(D+E)。仕兰微电子 以上均为画COMS电路图实现一给定的逻辑表达式。 35、利用4选1实现F(x,y,z)=xz+yz。未知 x,y作为4选1的数据选择输入四个数据输入端分别是z或者z的反相01 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现 实际上就是化 化成最小项之和的形式后根据(A*B)*(C*D)=AB+CD 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。Infineon笔试 思路得出逻辑表达式然后根据输入计算

25、输出 38、为了实现逻辑A XOR BOR C AND D请选用以下逻辑中的一种并说明为什么1INV 2AND 3OR 4NAND 5NOR 6XOR 答案NAND未知 39、用与非门等设计全加法器。华为 40、给出两个门电路让你分析异同。华为 41、用简单电路实现当A为输入时输出B波形为仕兰微电子 写逻辑表达式然后化简 42、A,B,C,D,E进行投票多数服从少数输出是F也就是如果A,B,C,D,E中1的个数比0 多那么F输出为1否则F为0用与非门实现输入数目没有限制。未知 写逻辑表达式然后化简 43、用波形表示D触发器的功能。扬智电子笔试 easy 44、用传输门和倒向器搭一个边沿触发器。

26、扬智电子笔试 45、用逻辑们画出D触发器。威盛VIA 2003.11.06 上海笔试试题 46、画出DFF的结构图,用verilog实现之。威盛 47、画出一种CMOS的D锁存器的电路图和版图。未知 48、D触发器和D锁存器的区别。新太硬件面试 锁存器是一种脉冲电平敏感的存储单元。最主要的特点是具有使能性的锁存电平功能，即在使能信号有效时，可以锁住输出信号保持不变，而在使能信号失效时，输出与输入相同，等效于一个输出缓冲器。 触发器又叫双稳态触发器，随着输入的变化，输出会产生对应的变化。它通常是由至少两个相同的门电路构成的具有反馈性质的组合逻辑电路。应用中为了使触发过程容易控制，而做成由时钟触发

27、控制的时序逻辑电路。常见的有SR触发器，D触发器，JK触发器。触发器通常有两种状态，保持态和转化态，分别对应两种输入情况，在保持态下输出会维持在当前状态不改变，而在转化态下输出会按规律顺序改变。在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号改变输出状态。把这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器 49、简述latch和filp-flop的异同。未知 50、LATCH和DFF的概念和区别。未

28、知 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。南山之桥latch是电平触发register是边沿触发register在同一时钟边沿触发下动作符合同步电路的设计思想而latch则属于异步电路设计往往会导致时序分析困难不适当的应用latch则会大量浪费芯片资源。 52、用D触发器做个二分频的电路.又问什么是状态图。华为 53、请画出用D触发器实现2倍分频的逻辑电路汉王笔试 54、怎样用D触发器、与或非门组成二分频电路东信笔试 直接D触发器Q反相输出接到数据输入 55、How many flip-flop circuits are n

29、eeded to divide by 16? (Intel) 16分频 4 56、用filp-flop和logic-gate设计一个1位加法器输入carryin和current-stage输出carryout和next-stage. 57、用D触发器做个4进制的计数。华为 58、实现N位Johnson Counter,N=5。南山之桥 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器15进制的呢仕兰微电子 60、数字电路设计当然必问Verilog/VHDL如设计计数器。未知 61、BLOCKING NONBLOCKING 赋值的区别。南山之桥 非阻塞赋值块内的赋值语句同时赋值一般用在时序电路描述中 阻塞赋值完成该赋值语句后才能做下一句的操作一般用在组合逻辑描述中 62、写异步D触发器的verilog module。扬智电子笔试 module dff8(clk , reset, d, q); input clk; input reset; inpu