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1、数电慕课习题汇总数电慕课习题汇总(含全部答案)第一章1.将二进制数 (101101.11)B 转换成十进制数是 45.75.2.将二进制数 (1010 0110 1100)B 转换成十六进制数是 A6C.3.将二进制数 (101.101)B 转换成八进制数是 5.5.4.将十六进制数 (36.D)H 转换成十进制数是 54.8125.5.十进制数 10 的 8 位带符号二进制数的原码及补码表示分别是 1000 1010， 1111 01106.带符号二进制补码 0101 1001 和 1101 0011 所表示的十进制数分 别为 89,-457.用 8 位二进制补码计算 12+21 所得结果为

2、 0010 00018.用 8 位二进制补码计算 12129时，所得结果 会 产生溢出，若出现溢出，解决办法是只有进行位扩展。9.十进制数 8的 5421BCD码表示为 101110.字符 Y 的 ASCII 码的十六进制数表示为 5911.将十六进制数 (4E.C)H 转换成二进制数是 0100 1110.1112.8 位二进制补码 (1111 1111)B 所对应的十进制数真实值是 -113.8 位无符号二进制数可以表示的最大十进制数为 256。14.二进制码 1010 转换成格雷码为 1111。15.二进制代码中 8421BCD码、格雷码等都是有权码，而余 3 码、余 3 循环码等都是无

3、权码。16.当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时，可将数字波形画成理想的波形。 17.将十进制数转换为二进制数，整数部分和小数部分需要分开进 行。整数部分的转换方法是连续除以 2 直到商为 0，每一步的余数 作为二进制数的一位数字，最先获得的余数是二进制数的最低位， 最后获得的是其最高位；小数部分的转换方法是连续乘以 2 直到满 足误差要求，每一步取乘积的整数部分作为二进制数的一位数字， 同样地，最先获得的整数部分是二进制数的最低位，最后获得的是 其最高位。 18.无符号二进制数 1001和0011的差等于 0110 19.无符号二进制数 1001和 0101的乘积等于 (

4、101101)B 20.十进制数 25的 8位二进制补码表示为 (11100111)B 21.8 位二进制补码所表示的数值范围为 256 +255 22.格雷码 10110 转换为二进制码后是 11011 23.字符 S的 ASCII 码值( 1010011)在最高位设置奇校验位后，它 的二进制表示为 11010011 24.将一个八进制数写成( 803.64 ) 25.第二章1. 逻辑表达式 A+BC = (A+B)( A+C)2 函 数 的 对 偶 式 为3.函数 L= AB+B+BC=D B4.最小项 的逻辑相邻项为5.标准与或式是由最小项相或构成的逻辑表达式6. 当 时，同一逻辑函数的

5、两个最小项 07.18. 设 ， 为函数F的两个最大项，= 19. 四个逻辑相邻的最小项合并，可以消去 _2_个因子10. 4 变量逻辑函数的卡诺图中，有 _4_个方格与 对应的方格相邻11. 函数 , , 的卡诺图表示如下，他们之间的逻辑关系是 _12. 若逻辑函数则 F 和 G相与的结果为 .13. 若逻辑函数则 F 和 G相或的结果为 1 14.15. 求一个逻辑函数 L 的对偶式时，下列说法不正确的是A.保持原式中的运算顺序不变。B.常数中的“ 1”换成“ 0”，“ 0”换成“ 1C.原变量换成反变量，反变量换成原变量。D.把 L中的“与”换成“或”，“或”换成“与”16. 使逻辑函数

6、 为 1 的最小项有 7 个。17. 如果规定只能使用非门和 2 输入与非门来实现 L=AB+AC，则正确的逻辑图是D.A.B.C.18. 已知函数 L( A，B，C，D)的卡诺图如图所示，则函数 L 的最简与- 或表达式为19. 已知函数 L( A，B，C，D)的卡诺图如图所示，则函数 L 的最简与或表达式为20. 下列等式成立的是A.AB+AC+BC=AB+BCB.B.(A+B)(A+C)=A+BCC.A+AB=A21.已知 A + B = A+ C，则 B = C。22.已知 AB =AC，则 B = C。23.n 个变量的最小项是包含全部 n 个变量的乘积项，在乘积项中每个变量只能以原

7、变量的形式出现一次。24.用卡诺图化简一个逻辑函数， 得到的最简与或式可能不是唯一的25.。26.逻辑函数 的结果为 B27.已知函数 L（ A，B，C，D）的卡诺图如图所示，则函数 L 的最简与或表达式为28.已知函数 L（ A，B，C，D）的卡诺图如图所示，则函数 L 的最简与- 或 表达式为 。第三章1.电路如图所示，输出端 L 的表达式为2.分析下图所示电路，输出函数 F 的表达式为3.已知二变量输入逻辑门的输入 A、B和输出 F 的波形如图所示，则该逻辑电路为 无法判断 。4.一个十六路数据选择器，其地址输入（选择控制端输入）端有 _4 个。5.一个译码器若有 100 个译码输出端，

8、则译码器地址输入端至少有 _7 个。6.下列电路中，属于组合逻辑电路的是 。A.计数器B.译码器C.寄存器D.触发器7.组合逻辑电路中的竞争冒险是由 _门电路的延时 _引起的。8.一位 8421 BCD码译码器的数据输入线与译码输出线的组合是 。A.2:4B.4:6C.1:10D.4:109.设计一个对 1000 个符号进行二进制编码，则至少要 10 位二进制数码。10.设计一个裁判表决电路。裁判组由三个人组成：主裁判 A、副裁判 B 和 C。在判定一次比赛的结果时必须按照如下原则： 只有当两个或两个以上裁判支持， 并且其中有一个为主裁 判时，比赛结果的裁决才有效。令 A、B、C为 1 表示支

9、持，为 0 表示反对。裁决 Y为 1 表示 有效，为 0 表示无效。能够实现该电路功能的是 Y=AB+AC 。11.当七段显示译码器的七个输出端状态为 abcdefg =0011111时（高电平有效） ，译码器输入状态（ 8421BCD码）应为 0110 。12.下列表达式中不存在竞争冒险的有。A.B.C.D.13.函数 ，当变量的取值为 B=C=0 。 将不出现冒险现象。14.用 3-8 线译码器 74HC138可以构成 6-64 线译码器，需要 9 片 74HC13815.为了使 74HC138正常工作，使能输入端 、 和 的电平应是 100 。16.多路数据分配器可以直接由 译码器 来实

10、现。17.用两片 4 位比较器 74HC85串联接成 8 位数值比较器时，低位片中的 、 、 所接的电平应为 001 。18. 如图所示电路中， Y 的最小项表达式是 Y=m（1,2,4,7,8,11,13,14）19. 逻辑函数 L 的卡诺图如图所示，以下关于 L 的最简与或表达式正确的 是.A.B.C.D.20. 逻辑函数 L 的卡诺图如图所示，以下关于 L 的最简与或表达式正确的是A.B.C.D.21.实现两个一位二进制数相加的电路叫全加器。22.实现两个一位二进制数和来自低位的进位相加的电路叫全加器。23.组合逻辑电路通常由逻辑门和触发器组合而成。24.普通编码器的 2 个或 2 个以

11、上的输入同时为有效信号时，输出将出现错误编码。25.当 2 个或 2 个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进 行编码。26.串行进位加法器的缺点是运算速度慢， 优点是电路结构简单。 超前进位加法器的优点是 运算速度快，缺点是电路结构复杂。27.当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象， 称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。28.常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的互补变量 运算、增加选通控制信号和使用滤波电路。29.二进制译码器的作用是将输入的代码译成特定的信号输出。第四章1.如下图所示

12、电路构成的锁存器，以下哪组 R, S 输入信号将导致相应信号撤销后，电路进入不确定状态2.指出下图所示电路构成的锁存器为哪种类型的锁存器？3.下图是 D 锁存器定时图，在 中，表示输入信号 D建立时间的是 ，表示输入信号 D 保持时间的是 。4.以下关于锁存器和触发器描述正确的是A.锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件B.锁存器和触发器都是脉冲电平敏感器件C.锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件D.锁存器和触发器都是脉冲边沿敏感器件5.试指出下图所示电路对 CP信号的敏感类型6.下图是 D 触发器的定时图，表示输入信号 D建立时间的是D保持时间的是7. 当输入端 S

13、 和 R为，由或非门构成的基本 SR锁存器会出现不稳定状态。8.当输入端 S 和 R为 ，由或非门构成的基本 SR锁存器保持原状态不变。9.用或非 门构成的基本 SR锁存器，其特性方程中，约束条件为 SR=0。这说明两个输入信号10.当输入端 和 为 ，由与非门构成的基本 SR 锁存器会出现不稳定状态。11.对于门控 D 锁存器来说，在 条件下，输出端 Q 总是等于输入的数据 D。12.触发器有 个稳定状态，它可以存储 1 位二进制码，存储 8 位二进制信息需 要 个触发器13.触发器被清零（复位）后， Q和 端的状态分别为 和 。14.触发器的输出逻辑电平从 1 到 0 或从 0 到 1 的

14、转换称为15.触发器 CP 输入端的三角形符号指的是16.下降沿触发的边沿 JK 触发器在 CP 下降沿到来之前 J=1、 K=0，而 CP下降沿到来之 后变为 J =0、 K=1，则触发器的状态为17.假定锁存器的初始状态为 0。对于下图所示的电路和输入波形，输出端 Q 的波形图为。18假设电路的初始状态为 Q= 1，对于下图所示的电路和输入波形，输出端 Q和 的波形图为 。19. 在下图中，假设触发器的初态均为 0，则 Q的波形图为20. 用 CMOS电路 74HCT02或 非门构成消除机械开关抖动影响的电路及开关S 由位置 A 到 B时波形如图所示，试确定 Q端的波形为22.由 D 触发

15、器构成 JK 触发器的电路是 .23.在下图所示电路中，能完成 T 触发器逻辑功能的电路有24.在图示电路中，能完成 的逻辑功能的电路有25在图示电路中，能完成的逻辑功能的电路有26.JK触发器在 JK输入信号的作用下可以工作在 4个状态置 1，置 0，保持和翻转。27.JK触发器当 JK都为 1 时，下一个状态维持与现态一致。28.T触发器的下一状态与 T 输入信号保持一致。29.触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。30.下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后，它可能随 机地进入 0 状态或 1 状态，且能长期保持这一位二进制数据不变

16、。但因为没有控制机构， 所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。 第五章1.一个 8421 BCD码计数器至少需要 个触发器。2.有 一 同 步 时 序 电 路 ， 由 三 个 上 升 沿 触 发 的 D 触 发 器 构 成 ， 其 控 制 输 入设起始状态 ，由 输出，则此序列为3.用 n个触发器构成计数器， 可得到的最大计数容量 （即计数模） 为4.如图所示的数字逻辑部件。其中各方框中均是用模 N 的计数器作 N 次分频器，则 A处的频率是 400 kHz ，B处的频率是 40 kHz ， C处的频率是5.某时序电路的输入为 X，输出为 Z，状态按 排序，其状态转换真

17、值表如下所示，则该电路的逻辑功能是 。6.有 ， 两个状态，条件 可确定 和 不等价。7.同步时序电路中触发器的数目为 N，状态数为 M，则两者的关系为8. 某同步时序电路的状态图如下图所示，用 D 触发器设计时的最简激励方程组 为 , 电路能否自启动 。9.触发器设计状态图如图所示，电路的输入为 A，输出为 Y，试用两个上升沿触发的 JK该电路，要求电路使用的门电路最少。则各个触发器的激励方程及输出方程 为能否自启10.时序电路如图所示，分析电路确定电路的有效循环状态数为 动。11.已知不可以重叠检测 101 序列检测器的输入序列、输出序列如下，其状态图 为。输入 A： 0 1 0 1 0

18、1 1 0 1 0输出 Z： 0 0 0 1 0 0 0 0 1 012.用触发器实现下图所示输出波形， 每一个 和 的周期内，可以等分 为 段时间间隔相等的状态，需要电路有 种状态来实现。13.在某计数器的输出端观察到如图所示的波形，该计数器的模为14.进电路如图所示，假设初始状态 =000。由 FF1 和 FF0 构成的电路是 制计数器。这个电路为 进制计数器。15.电路如图所示。输入 依次3 的移位型计16. 由三个触发器构成的移位寄存器状态转换图如图所示，现要设计一个模数器，状态分配可能是为18.下图所示电路是19.描述同步时序电路的方程组有激励方程组、转换方程组和输出方程组，而描述异

19、步 时序电路的方程组除了以上三类之外，还多了一类时钟信号方程组，不过异步时序电路的 这三类方程组与同步时序电路的这三类方程组相同。20.在图(a) 所示电路中， CP脉冲的频率为 2kHz，则输出端 Q的频率为 4kHz；图(b) 所示 电路中， CP脉冲的频率为 4kHz，则输出端 Q的频率为 4kHz。21. 某电视机水平 垂直扫描发生器需要一个分频器将 31500Hz 的脉冲转换为 60Hz的脉 冲，构成此分频器至少需要 9 个触发器。22. 根据最简二进制状态表确定输出函数表达式时，与所选触发器的类型无关。23. 时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电

20、路 原来的状态。因此，除了时钟 CP 外，没有输入变量的电路不是时序电路。第六章1.非阻塞性赋值运算符为( )。2.在 verilog HDL 中，下列语句哪个不是条件语句？3.已知 a =2 b10，b=3b110，那么 a,b （ ）4.已知 a =4b1010，b=4b1100，那么 &（a & b） （ ）5.下列语句中，不属于并行语句的是（ ）6.下列 Verilog HDL 程序所描述的电路是（ ）7.如下 Verilog HDL 程序所描述的是一个触发器，对它的描述正确的是( )8.在连续赋值语句中被赋值的变量应该定义为哪种数据类型 ( )9.在 Verilog HDL 中，下列

21、标识符不正确的是 ( ) 。10.对语句 assign Y = sel ? A : B; 进行逻辑综合，得到的硬件电路为 ( )11.有限状态机 FSM分为组合和时序两种类型。12.Verilog HDL 程序模块是以 module 开始，以 endmodule 结尾的。13.在模块中如果没有明确地说明输入、 输出端口的数据类型， 则其缺省值是位宽为 1 位的 wire 型变量。14.在串行语句块中， 阻塞赋值语句按照它们在块中排列的顺序依次执行， 即前一条语句没 有完成赋值之前，后面的语句不可能被执行。15.相等运算符()与全等运算符()的用法一样，没有任何区别。第七章1. CMOS电路如图

22、 (a) 和 (b) 所示，输出高电平 低电平 则 图 (a) 和(b) 的输出为 。3. 图 (a) 所示 CMOS电路，其逻辑功能可用以下 中的逻辑符号表示？4. 基本的 BiCMOS反相器电路的输出采用了两个双极型 BJT 管构成5. 已知 74LS04的参数为：74ALS04的参数为：则用一个 74LS04反相器 驱动两个 74ALS04反相器和 4 个 74LS04反相器吗？6. 由 OD异或门和 OD与非门构成的电路如图所示，则输出与输入的逻辑关系式 为。7.相比 TTL 器件，以下是一些关于 CMOS逻辑门的说法，不正确的是8.下图所示电路实现的逻辑功能为 。9.某逻辑门输入端

23、A、B和输出端 L的波形如图所示，则 L与 A、B之间的逻辑关系是而 ；输入电阻 ；抗干扰能力比 TTL 。11.74LVC 系列 CMOS与非门在 +3.3V 电源工作时，输入端在以下哪些接法下属于逻辑 0（ 74LVC 系列输出和输入低电平的标准电压值为 ）？12.下列哪些 CMOS门可以将输出端并接使用？13.下图各个 CMOS电路中， V IL 、V IH 分别为输入低、高电平。指出输出高电平的电路 有。14.指出下图所示电路中，能正常工作的有15.门的输入端个数称为门的扇入数。 门电路正常工作情况下， 带同类门电路的最大数量称 为门的扇出数。16.类 NMOS或非门的工作管是串联的，

24、当输入全为高电平时，各管的导通电阻串联，使低 电平输出电压升高， 以致破坏正常逻辑功能； 而类 NMOS与非门的工作管是并联的， 增加 NMOS 管的数目不会影响低电平输出电压的稳定，因而类 NMOS电路多以与非门作为基本门电路。17.功耗是门电路重要参数之一。 功耗有静态和动态之分。 所谓静态功耗是指电路输出没有 状态转换时的功耗。而电路在输出发生状态转换时的功耗称为动态功耗。18.MOS数字集成电路的发展经历了由 PMO、S NMOS到 CMOS的过程，其中 PMOS电路问世最 早。 PMOS管是以空穴为导电载流子，而 NMOS管以电子为导电载流子，由于空穴的迁移率比电子低，因此， NMO

25、S电路的工作速比 PMOS电路快，而且 PMOS使用负电源，与 TTL 电路不 匹配，所以 PMOS集成电路被 NMOS电路取代。后来发展的 CMOS电路有静态功耗低、抗干扰 能力强等诸多优点而成为主流器件。19.集成逻辑门电路在使用时， 一般不让多余的输入端悬空， 以防引入干扰信号。 对多余输 入端的处理以不改变电路工作状态及稳定可靠为原则。20.按照制造门电路晶体管的不同，集成门电路分为 MOS型、双极型和混合型。第八章1. ROM由存储阵列、地址译码器和 组成。2. 一个存储矩阵有 64行、 64 列，则存储阵列的存储容量为 个存储单 元。3以下哪种 ROM的擦除过程就是数据写入过程？4

26、.利用 ROM实现四位二进制码到四位格雷码的转换，则该 ROM的数据线有 4 根，地址线有 根。5.用 ROM实现两个 3 位二进制数相乘的乘法器时，所需的容量为 。6.利用 ROM实现两个 4 位二进制数相乘的功能， 则该 ROM的地址线有 根。7.利用 ROM实现两个 4 位二进制数相乘的功能， 则该 ROM的数据线有 根。8.同步 SRAM的丛发读写操作模式指的是，根据外部给定的读写存储单元的首地址，在 作用下 ，SSRAM可以连续 读写接下来的 若干个地 址单元 。9.将 256 1 位 ROM扩展为 10241位 ROM，地址线为 根。10. 如下图所示的 RAM芯片组成的存储器，存

27、储器的总容量11.用 PLA实现组合逻辑时应将函数 ；而用 ROM实现组合逻辑时不对函数作任何化简。12. PROM实现的组合逻辑函数如下图所示，则当 XYZ等于 000、001、011 和101 时， ；当 XYZ等于 011、110、111 和 时， 。13. 将 256 1 位 ROM扩展为 10248位 ROM，共需 片 256 1 位 ROM。14. 在下图所示的 LED点阵列字符动态显示电路中，若人的视觉暂留时间为0.05s ，在满足 LED阵列图像稳定不闪烁的情况下， CP脉冲的最低工作频率 为。15. 在下图所示的 LED点阵列字符动态显示电路中，若将 LED阵列改为 16 行

28、 128 列，则需要 RAM的位数为16.半导体存储器是数字系统的重要组成部分， 它可分为 ROM和 RAM两大类， 属于 MOS工艺 制成的超大规模集成电路。17.同步 RAM与异步 RAM的主要差别在于前者的读写操作是在时钟脉冲节拍控制下完成的， 同步 RAM的读写速度低于异步 RAM。18.DRAM中存储的数据如果不进行周期性的刷新，其数据将会丢失；而 SRAM中存储的数据无需刷新，只要电源不断电就可以永久保存。19.一个 16K4的存储系统的起始地址为全 0，其最高地址的十六进制地址码为 3FFF H。20.用 ROM可以实现各种组合逻辑函数。 在设计实现时， 只需列出真值表， 逻辑函数的输入 作为存储内容，输出作为地址，将内容按地址写入 ROM即可。第九章1.x”，表示横线与竖线在 PLD 器件的结构