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1、实验实验一 简单逻辑电路设计与仿真一、实验目的 1、学习并掌握MAX+PLUS CPLD开发系统的基本操作。 2、学习在MAX+PLUS下设计简单逻辑电路与功能仿真方法。二、实验仪器设备 1、PC机一台 2、MAX+PLUS CPLD软件开发系统一套。三、实验要求 1、预习教材中的相关内容。 2、阅读并熟悉本次实验的内容。 3、用图形输入方式完成电路设计。 4、分析器件的延时特性。四、实验内容 1、用D触发器设计一个4进制加法计数器并进行功能仿真。 （1） 设计1个时钟脉冲输入端CP，取名为in0;（2）设置2个计数状态输出端Q1、Q0，取名为out1、out0；（3）按二进制加法规律计数；（

2、4）进行电路功能仿真与验证。2、设计一个2-4线译码器并进行静态功能仿真。（1） 2个输入端，in0和in1；（2） 4个输出端，out0至out3；（3） 电路功能真值表如下，输出为高电平有效：in1in0out0out1out2out3001000010100100010110001 （4）进行电路功能静态测试与验证。五、实验操作步骤 （一）4进制加法计数器设计与仿真 1、开机，进入MAX+PLUSCPLD开发系统。 2、 在File菜单的Project子菜中选Name项，出现Project Name 对话框。为当前的实验选择恰当的路径并创建项目名称。 3、在File菜单中选New项，出现

3、new对话框，选择Graphic Editor File输入方式，出现图形编辑窗口。 4、双击空白编辑区，出现Enter Symbol 对话框。从Symbol Libraries项中选择mf子目录（双击），然后在Symbol File 中选择7474元件（双D触发器）；在prim子目录中选择输入脚input 和输出引脚output。（或直接在Symbol Name 中输入所需元件的名称，回车即可） 5、在图形编辑窗口中的左侧点击连线按钮(draws a horizontal or vertical line), 完成电路的连线。在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。（参考电

4、路如图11）图11 4进制加法计数器 6、点击工具栏中的“change the project name to the name of the current file” 按钮，使项目名称与当前设计文件相同。 7、选择器件。点击Assign 菜单的Device项，选择ACEX1K系列的EPF1K30QC208-3。 8、点击File菜单Project子菜单之save and check项对文件进行存盘并进行语法检查，然后点击START按钮进行编译。9、点击MAX+PLUS菜单Waveform Editor 子菜单出现Waveform Editor窗口。点击Node 菜单选择Enter Node

5、s From SNF子菜单,在Enter Nodes From SNF对话框中点击List按钮、“=”按钮和Ok按钮，填入电路节点名称。 10、在时钟输入端in0处设置好方波脉冲，点击仿真按钮，进行波形仿真以验证电路的逻辑功能。 11、点击Utilities主菜单中的Analyze Timing子菜单，进行信号延迟时间分析，估算工作速度。 12、本次实验暂不进行芯片下载操作。 （二）、设计一个24译码器并进行静态功能仿真。 首先确定2-4线译码器的逻辑线路图，如图12所示。图12 24译码器 1、点击File菜单project子菜单的Name项建立一个新的项目。 2、点击New按钮，选Grap

6、hic Editor项新建一个图形输入文件。 3、双击左键，在Enter Symbol框中Symbol Libraries 中双击prim，在Symbol Files中选用7474。 4、点击连线按钮(draws a horizontal or vertical line),完成电路连线，双击PINNAME为引脚命名。 5、点击工具栏中的“change the project name to the name of the current file” 按钮，使项目名称与当前设计文件相同。 6、选择器件。点击Assign 菜单的Device项，选择ACEX1K系列的EPF1K30QC208-3。

7、 7、点击File菜单Project子菜单之save and check项对文件进行存盘并进行语法检查，然后点击START按钮进行编译。 8、打开波形仿真窗口，为输入端设定0、1静态电平，点击仿真按钮，对电路进行仿真。 9、从波形图上观察输出端的静态输出，分析仿真结果。 10、本次实验暂不进行芯片下载操作。 六、实验报告 1、总结用MAX+PLUS CPLD开发系统对逻辑电路进行设计、仿真的操作步骤。 2、讨论用CPLD 开发系统进行逻辑电路设计的特点与优越性。3、讨论自己在设计过程中遇到的问题、解决的过程以及收获体会。实验二 译码与寄存器电路设计与仿真一、实验目的1、掌握MAX+PLUS C

8、PLD开发系统的操作技巧。2、掌握用MAX+PLUS进行一般数字逻辑电路的设计方法。3、学习CPLD芯片下载与实验基本方法。4、熟悉KHF-4型CPLD实验/开发系统的基本结构。5、掌握使用KHF-4型CPLD实验/开发系统的LED显示的方法。二、实验仪器设备1、PC机一台2、MAX+PLUS CPLD开发系统一套3、KHF-4型CPLD实验/开发系统一套4、CPLDDN3型下载软件一套三、实验要求1、预习教材相关内容。2、阅读并熟悉本次实验的内容。3、用图形输入方式完成电路设计。4、完成从设计输入到下载的全部设计过程。5、预习CPLDEE3型系统下载界面及使用方法。四、实验内容及步骤1、设计

9、一个BCD译码器，进行功能仿真及下载测试。 图21 BCD译码器（1）用图形编辑方法完成电路的输入,以及管脚命名等，具体步骤参照实验一有关部分。（参考电路如图41）（2）存盘与编译。（3）点击Assign菜单的Device项选择EPF1K100QC2083型的芯片。（4）点击floorplan editor按钮进行管脚分配。（5）后编译。对电路进行编译。（6）下载。启动CPLDDN-3下载软件，在项目目录下选中文件，点击“下载CPLD”按钮，观察、验证实验电路的正确性。2、串入并出移位寄存器电路设计、仿真与下载（1）用图形编辑方法完成电路的输入,以及管脚命名等。(参考电路如图2-2)（2）点击

10、File菜单Project子菜单之save and check项对电路进行编译。图22 串入并出移位寄存器（3）点击Assign菜单的Device项选择芯片。（4）脚分配。（5）后编译。对电路进行编译。（6）下载。启动CPLDDN-3下载软件，在项目目录下选中文件，点击“下载CPLD” 按钮进行下载，观察、验证实验电路的正确性。五、实验报告1、总结进行CPLD电路设计与仿真的操作步骤和技巧。2、总结进行CPLD电路下载和硬件实验的方法和步骤。3、讨论在设计与实验过程中遇到的问题、解决的办法及收获。实验三 全加器设计、仿真与下载一、实验目的 1、熟练掌握MAX+PLUS的使用。 2、掌握一位全加

11、器的设计方法、学会用一位全加器组成四位全加器。 3、掌握KHF-4型CPLD实验/开发系统硬件电路的下载及测试。 4、学习模块化电路设计方法。二、实验仪器设备 1、PC机一台 2、MAX+PLUS CPLD开发系统一套 3、KHF-4型CPLD实验/开发系统一套4、CPLDDN3型下载软件一套三、实验要求 1、预习组合电路中一位、四位全加器的设计方法。 2、预习KHF-4型CPLD实验/开发系统（硬件电路）中的开关及发光管的使用方法。 3、预习本次实验内容。 4、用图形编辑方法输入电路。四、实验内容及操作步骤（一）设计一位全加器 （1）完成电路的输入,以及对引脚的命名等。（参考电路如图3-1）

12、图31 一位全加器线路图（2）对一位全加器进行编译、仿真与下载。（3）点击File菜单的Create Default Symbol项，创建缺省模块。（二）利用一位全加器模块进行四位全加器的设计。（1）创建一个新的项目，新建文件。在新打开的图形编辑区双击左键，从Enter Symbol 对话框中的用户目录（创建的目录）下选择模块名。 （2）连接线路，并进行编译。（如图3） （3）选择EPF10K10QC2084器件。 （4）管脚分配。图3 四位全加器（5）后编译，并进行下载。观察实验结果。五实验报告 1、总结模块化电路设计的方法。 2、总结MAX+PLUS进行电路设计的实质。 3、总结用MAX+

13、PLUS进行电路设计的一般步骤。实验四 分频电路与12归1电路设计一、实验目的1、学习硬件描述语言描述电路的原理。2、学习分频电路的设计算法。3、学会使用AHDL进行简单的电路设计。4、学会使用VHDL进行简单的电路设计。5、掌握生成include文件并调用的方法。6、掌握VHDL语言调用子程序的方法。二、实验仪器 1、PC机一台 2、MAX+PLUS CPLD开发系统一套3、KHF-4型CPLD实验/开发系统一套4、CPLDDN3型下载软件一套三、实验要求1、复习教材有关硬件描述语言的章节。2、预习实验内容。3、用硬件描述语言进行电路设计。4、下载并用数码管显示结果。四、实验内容与步骤1、设

14、计一个频电路 已知cpld信号源脉冲频率为10M，试编写一分频程序，得到一周期为1秒（频率为1Hz）的脉冲频率，并将之形成include文件。（1）AHDL设计输入。参考程序如下：subdesign fp( inclk:input; outputf:output; ) variable fp23.0:dff; f :dff;begin fp.clk=inclk;f.clk=inclk; if fp=4999999 then fp=0; f=!f; else fp=fp+1; f=f; end if; outputf=f;end; （2）VHDL设计输入参考程序library ieee;use

15、ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fp isport(inclk:in std_logic; outputa:out std_logic);end fp;architecture arch_fp of fp is signal fp:std_logic_vector(23 downto 0); signal f:std_logic; begin process(inclk) begin if (inclkevent and inclk=1) then if fp=4999999 then fp=0000

16、00000000000000000000; f=not f; else fp=fp+1; end if; end if; end process; outputaot13,ot12,ot11,ot10,ot9,ot8,ot7; 0 = 1,1,1,1,1,1,0; 1 = 0,1,1,0,0,0,0; 2 = 1,1,0,1,1,0,1; End table; Table lw=ot6,ot5,ot4,ot3,ot2,ot1,ot0; 0 = 1,1,1,1,1,1,0; 1 = 0,1,1,0,0,0,0; 2 = 1,1,0,1,1,0,1; 3 = 1,1,1,1,0,0,1; 4 =

17、0,1,1,0,0,1,1; 5 = 1,0,1,1,0,1,1; 6 = 1,0,1,1,1,1,1; 7 = 1,1,1,0,0,0,0; 8 = 1,1,1,1,1,1,1; 9 = 1,1,1,1,0,1,1; End table; End;2、VHDL语言描述的60归0的参考程序 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity count60 is port ( inclk: in STD_LOGIC; outa: out STD_LOGIC_VECTOR (0 to

18、 6); outb: out STD_LOGIC_VECTOR (0 to 6);end count60;architecture count60_arch of count60 issignal ma,mb: std_logic_vector(3 downto 0);signal f :std_logic;signal md: std_logic_vector(23 downto 0);begin P1:process(inclk)beginif inclkevent and inclk=1 then if md=4999999 then md=00000000000000000000000

19、0; f= not f; else md=md+1; f=f; end if; end if;end process p1;P2: process(f) begin if fevent and f=1 then if ma=9 then ma=0000; if mb=5 then mb=0000; else mb=mb+1; end if; else ma=ma+1; end if; end if;end process p2; with ma SELect outa= 0110000 when 0001, -1 1101101 when 0010, -2 1111001 when 0011,

20、 -3 0110011 when 0100, -4 1011011 when 0101, -5 1011111 when 0110, -6 1110000 when 0111, -7 1111111 when 1000, -8 1111011 when 1001, -9 1110111 when 1010, -A 0011111 when 1011, -b 1001110 when 1100, -C 0111101 when 1101, -d 1001111 when 1110, -E 1000111 when 1111, -F 1111110 when others; -0 with mb

21、SELect outb st=gnd;dp=ds; sm=1;When 1 = st=gnd; dp=dp; if eoc then sm=2; else sm=1; end if;When 2= st=vcc; sm=0; dp=ds; End case;zhq.ibd=dp;outb=zhq.odd;out=outb;End; （2）VHDL编写的实例 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adc0809 isport( ina: in std_logic_vector

22、( 7 downto 0); inclk:in std_logic; eoc: in std_logic; outa:out std_logic_vector( 0 to 13); adda,addb,addc: out std_logic; ck,ale: out std_logic);end adc0809;architecture arch_adc0809 of adc0809 is signal fp: std_logic_vector(2 downto 0); signal f: std_logic; signal counter:std_logic_vector(3 downto

23、0); signal sa:std_logic_vector(7 downto 0); begin process(inclk) begin if (inclkevent and inclk=1) then if fp=5 then fp=000; f=not f; else fp=fp+1; end if; end if; end process; ck=f; process(f) begin if (fevent and f=1) then if counter=8 then counter=0000; sa=ina; else counter=counter+1; end if; end if; end process;