52电子时钟a.docx

1、52 电子时钟a5.2 电子时钟程序设计与仿真实验1 实验目的设计一个含时/分/秒的电子时钟，并且具有可设置、清除的功能。2 实验原理根据电子时钟设计要求，系统可以分为以下模块：控制模块，基准时钟模块，计数器可预置模块，锁存器模块， LED译码模块，系统组成方框图如图5.2.1所示。图5.2.1 系统组成方框图（1）10进制可预置计数器模块时钟由时、分、秒组成，分、秒都为60进制。由于需要使用LED显示时间，所以采用的计数器应该是10进制的，从而方便译码模块的通用。而60进制计数器可以由10进制计数器和6进制计数器组成。（2）6进制可预置计数器模块要组成一个可预置的60进制计数器，还需要一个6

2、进制的计数器，使用10进制的进位作为6进制的计数器的时钟信号可以组成一个60进制的计数器。（3）24进制可预置计数器模块 时钟的小时是24进制的，所以必须设计一个24进制的可预置计数器。显然，24进制计数器不可以使用6进制计数器和4进制计数器组成，因为这样做的24进制计数器将给译码带来麻烦。（4）译码显示模块一共有6个LED需要显示，所以需要6个译码模块。3 实验内容 （1）由CLK引入1Hz的时钟信号。 （2）由RESET引入总清零信号，dins、dinm、dinh分别引入秒、分、钟可预置信号。 （3）设计一个异步清零六(count6)进制计数器，一个异步清零十(count10)进制计数器和

3、一个二十四(count24)进制计数器。(4) 设计一个BCD码到LED的七段译码器(led7s).(5) 设计一个含时/分/妙的电子时钟。（6）对时钟电路进行下载4 实验预习与思考题(1) 学习用VHDL语言编写十进制，六进制，二十四进制计数器。 (2) 怎样编写秒、分、钟可预置信号。(3) 用十进制和六进制组成六十进制计数器的级联方法。(4) 为什么时钟的二十四进制不用一个六进制和一个四进制组成。5 程序设计与仿真 （1）程序设计十进制计数器（count10.vhd）。十进制计数器源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE

4、.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity count10 is Port ( clk : in std_logic; reset : in std_logic; din : in std_lo

5、gic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0); c:out std_logic);end count10;architecture Behavioral of count10 issignal count : std_logic_vector(3 downto 0);begindout = count;process(clk,reset,din)begin if reset=0then count = din ; c=0; elsif rising_edge(clk) then if count = 1001 t

6、hen count = 0000; c=1; else count = count+1; c=0; end if; end if;end process;六进制计数器（count6.vhd），六进制计数器源程序如下： library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiat

7、ing Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity count6 is Port ( clk : in std_logic; reset : in std_logic; din : in std_logic_vector(2 downto 0); dout : out std_logic_vector(2 downto 0); c:out std_logic);end count6;architecture Behavioral of count6 issignal count :

8、 std_logic_vector(2 downto 0);begindout = count; process(clk,reset,din) begin if reset= 0 then count = din; c=0; elsif rising_edge(clk) then if count=101 then count=000; c=1; else count=count+1; c=0; end if; end if; end process;二十四进制计数器（count24.vhd），二十四进制计数器源程序如下：library IEEE;use IEEE.STD_LOGIC_1164

9、.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity count24 is Port ( clk : in std_logic; reset : in std_logic; di

10、n : in std_logic_vector(5 downto 0); dout : out std_logic_vector(5 downto 0) );end count24;architecture Behavioral of count24 issignal count : std_logic_vector(5 downto 0);begin dout = count; process(clk,reset,din) begin if reset= 0 then count = din; elsif rising_edge(clk) then if count(3 downto 0)=

11、1001 then count(3 downto 0)=0000; count(5 downto 4)=count(5 downto 4) +1; else count(3 downto 0)=count(3 downto 0)+1; end if; if count=100011 then count dout dout dout dout dout dout dout dout dout dout dout= 0000000;end case;end process;end Behavioral;顶层设计文件（clock_top.vhd，设计的电子时钟可以显示时，分，秒，还可以进行时间的设

12、置和调节。顶层文件VHDL源程序如下：use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity clock_top is Port (c

13、lk : in std_logic; -1Hz reset : in std_logic; -复位信号 dins : in std_logic_vector(6 downto 0); -秒钟预置 dinm : in std_logic_vector(6 downto 0); -分钟预置 dinh : in std_logic_vector(5 downto 0); -时钟预置 secondl: out std_logic_vector(6 downto 0); -秒钟低位输出 secondh: out std_logic_vector(6 downto 0); -秒钟高位输出 minutel:

14、 out std_logic_vector(6 downto 0); -分钟低位输出 minuteh: out std_logic_vector(6 downto 0); -分钟高位输出 hourl: out std_logic_vector(6 downto 0); -小时低位输出 hourh: out std_logic_vector(6 downto 0); -小时高位输出end clock_top;architecture Behavioral of clock_top iscomponent count10 is Port ( clk : in std_logic; reset :

15、in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0); c:out std_logic);end component;component count6 is Port ( clk : in std_logic; reset : in std_logic; din : in std_logic_vector(2 downto 0); dout : out std_logic_vector(2 downto 0); c:out std_logic);end compo

16、nent;component count24 is Port ( clk : in std_logic; reset : in std_logic; din : in std_logic_vector(5 downto 0); dout : out std_logic_vector(5 downto 0);end component;component led7s is Port (din:in std_logic_vector(3 downto 0 ); dout:out std_logic_vector(6 downto 0); end component;SIGNAL N : STD_L

17、OGIC_VECTOR(24 DOWNTO 0);SIGNAL M : STD_LOGIC;signal c1,c2,c3,c4:std_logic;signal doutsl,doutml:std_logic_vector(3 downto 0);signal doutsh,doutmh:std_logic_vector(2 downto 0);signal douth:std_logic_vector(5 downto 0);signal rdoutsh,rdoutmh:std_logic_vector(3 downto 0); signal rdouth:std_logic_vector

18、(7 downto 0);beginPROCESS(CLK,RESET) BEGIN IF RESET=0 THEN N0); ELSIF(CLKEVENT AND CLK=1)THEN N=N+1; END IF;END PROCESS; M=N(24);rdoutsh = 0&doutsh; -将秒钟高位数据变为4位，再进行译码rdoutmh = 0&doutmh; -将分钟高位数据变为4位，再进行译码rdouth M,reset=reset, din=dins(3 downto 0), dout=doutsl, c=c1);u2: count6 port map( clk=c1,rese

19、t=reset, din=dins(6 downto 4), dout=doutsh, c=c2);u3: count10 port map( clk=c2,reset=reset, din=dinm(3 downto 0), dout=doutml, c=c3); u4: count6 port map( clk=c3,reset=reset, din=dinm(6 downto 4), dout=doutmh, c=c4);u5: count24 port map( clk=c4,reset=reset, din=dinh,dout=douth);u6: led7s port map( d

20、in = doutsl,dout = secondl); -秒的低位u7: led7s port map( din = rdoutsh,dout = secondh); -秒的高位u8: led7s port map( din = doutml,dout = minutel); -分的低位 u9: led7s port map( din = rdoutmh,dout = minuteh); -分的高位u10: led7s port map( din = rdouth(3 downto 0),dout = hourh); -时的低位u11: led7s port map( din = rdout

21、h(7 downto 4),dout = hourl); -时的高位end Behavioral;（2）仿真二十四进制计数器仿真结果如图5.2.2所示。由图知当reset为低电平时清零，为高电平时开始计数，并且计到24。图中dout的输出选择的是无符号整数显示方式， 图5.2.2 二十四进制计数器仿真结果顶层仿真结果如图5.2.3所示，图5.2.3（a）仿真结果可以看到秒的个位和秒的十位之间的进位，图5.2.3（b）的仿真结果可以清楚看到秒的十位向分的个位之间的进位。（a）电子时钟秒的个位和秒的十位之间的进位（b）电子时钟秒的十位向分的个位之间的进位（c）电子时钟仿真局部放大图图5.2.3 电子时钟仿真结果（6）下载 引脚设置和下载请参照第2章的2.2节方法。 6 实验报告（1）用VHDL语言编写电子时钟的源程序。（2）分别将电子时钟中的十进制计数器、六进制计数器及二十四进制计数器进行仿真并分析仿真结果。（3）对电子时钟系统的功能进行仿真并分析仿真结果。（4）写出实验体会。7实验练习题修改本次实验中的程序，使设计的电子时钟为12小时制。