CPLD题库探素.docx

1、CPLD题库探素一、填空1、与软件语言编译的作用相似，在硬件语言中称之为_。综合2、综合是将描述电路的高级语言转换为低级的，可与FPGA/CPLD结构相映射的_文件。网表3、综合可分为自然语言综合、行为综合、_和_。逻辑综合 结构综合4、仿真包括_仿真和_仿真，其中_仿真包含硬件特性参数，仿真精度高。功能 时序 时序5、对CPLD的程序下载通常称为编程，对FPGA的程序下载通常称为_，二者作用一样。配置6、可编程逻辑器件的业界三巨头是ALTERA、_和_。Lattice XILINX7、简单PLD包括PROM、_、_和GAL。其中_为与阵列固定，或阵列可编程。PLA PAL PROM8、IP英

2、文全称是Intellectual Property，中文含义是_，可分为_、_和固IP。知识产权核 软IP 硬IP9、可编程逻辑器件从结构上分类，简单PLD和CPLD属于_结构，FPGA属于_结构。乘积项 查找表10、可编程逻辑器件从编程工艺上可分为熔丝型、反熔丝型、EPROM型、_型和_型。E2PROM SRAM11、PLD的基本结构包括输入电路、_、_和输出电路。与阵列 或阵列12、MAX7000系列CPLD以16个宏单元构成一个_，而每个宏单元包括5个_。逻辑阵列块 乘积项13、乘积项扩展分为_扩展乘积项和_扩展乘积项两种方式。共享 并联14、FLEX10K 系列FGPA以8个逻辑单元构

3、成一个_，每个逻辑单元包含一个四输入的_。逻辑阵列块 查找表15、对于MAXPLUSII软件，有四种新建文件形式，分别是_、符号、_和波形。图形 文本16、在VHDL程序结构中，_用于描述输入输出端口，_用于描述系统的内部结构和行为。实体 结构体17、在VHDL中与BIT数据类型很象，且应用更广泛的数据类型是_。STD_LOGIC18、a=0,b=1则b&a=_, a and b=_。10 019、断言语句主要用于程序仿真，给出的提示信息分为4类，分别是失败、_、警告和注意。错误 20、常用的面积优化技术包括_、_和串行化。资源共享 逻辑优化21、一个完整的VHDL设计文件通常包括5个部分，分

4、别是库、程序包、_、_和_。实体 结构体 配置22、VHDL的数据对象包括常量、_和_。变量 信号23、常用的速度优化技术包括_、_和关键路径法。流水线技术 寄存器配平24、常用的硬件描述语言除VHDL外还有_、AHDL。Verilog25、std_logic数据类型包括9种状态，其中最常用的是_、_和Z。1 0 26、最典型的两种状态机是_状态机和_状态机。摩尔 米粒27、原来处理一个信号需时间T，处理5个信号需5T，如采用采用3级流水线技术处理5个信号需_时间。7T/328、当进程中的敏感信号表为空时，可通过_语句控制进程的执行和挂起。WAIT29、VHDL的基本语句分为_语句和_语句两大

5、，进程语句属于_。并行 顺序 并行30、子程序是结构体的一种子结构，由一组顺序语句组成，包括_和_两类。函数 过程31、端口表指明输入/输出信号及其模式，端口模式共有四种，包括IN、_、_、BUFFER。OUT INOUT32、可编程逻辑器件从结构上可分为_结构和_结构。乘机项 查找表33、在编程方式上，CPLD主要基于2或存储器编程，而FPGA主要基于_编程。SRAM34、Altera公司是著名的PLD生产厂商，其CPLD的代表产品是_系列，而FPGA的代表产品是_系列。MAX7000 FLEX10K35、_边界扫描技术主要用于解决可编程逻辑器件芯片的测试问题。JTAG36、VHDL程序存盘

6、的文件名应与_名一致。实体37、VHDL语言的结构体包括三种子结构，分别是块、_和_。进程 子程序38、进程具有顺序和并行的双重特性是因为其本身是_，但其内部的语句是_。并行语句 顺序执行39、块语句作为结构体的一种子结构，只是起单纯的分段作用，其内部都是_语句。并行40、信号带入语句既可以是顺序语句，也可以是并行语句，当其处于进程内时它是_语句。顺序41、MAXPLUS默认已将STD库的_程序包包含了，所以使用标准数据类型时无需引用库和程序包。STANDARD42、8#156#对应的十进制数是_。11043、16#E1#E2对应的十进制数是_。5760044、2#1101_1110#对应的十

7、进制数是_。 22245、1001010的SRL结果是_，1001010的SLA的结果是_。0100101 001010046、在VHDL语言中表示空操作的是_。NULL47、一个结构体可以有多个进程语句，进程与进程是_执行的，进程间通过_进行数据交换。并行 信号48、状态机常用的有三种编码方式分别是二进制编码、_和ONE HOT编码，其中使用触发器较多但速度最快的是_。格雷码 ONE HOT编码二，单选1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_。AA.软IPB.固IPC.硬IPD.都不是2、大规模可编

8、程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_。CA.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。3、进程中的变量赋值语句，其变量更新是_。AA. 立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。4、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。DA. 器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D

9、.器件的内部功能。5、下列标识符中，_是不合法的标识符。BA.State0 B.9moon C.Not_Ack_0 D.signall6、关于VHDL中的数字，请找出以下数字中最大的一个：_。AC. 2#1111_1110#B.8#276#C.10#170#D.16#E#E17、下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_。CA.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。8、下面对利用原理图输入设计方法进行

10、数字电路系统设计，哪一种说法是正确的：_BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计9、在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的_。CA. idata:=32;B.idata=16#A0#; C.idata=16#7#E1; D.idata:=B#1010#;10、大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：_DA.CPLD

11、是基于查找表结构的可编程逻辑器件B.CPLD即是现场可编程逻辑器件的英文简称C.早期的CPLD是从FPGA的结构扩展而来D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构11、基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_DA B. C D12、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_。CA.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进

12、程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。13、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DAPROCESS为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成14、对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样15、VHDL语言共支持四种常用库，其中哪

13、种库是用户的VHDL设计现行工作库：_DAIEEE库 BVITAL库 CSTD库 DWORK工作库16、下列4个VHDL标识符中正确的是：_BA10#128#B16#E#E1 C74HC124DX_1617、下列语句中，不属于并行语句的是：_BA进程语句 BCASE语句 C元件例化语句 DWHENELSE语句18、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_。CA. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件

14、中，MAX7000系列属FPGA结构。19、进程中的信号赋值语句，其信号更新是_。CA. 按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。20、在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA.idata=“00001111”;B.idata=b”0000_1111”;C.idata=X”AB”;D.idata=B”21”;21、在VHDL语言中，下列对时钟边沿检测描述中，错误的是_。DA.ifclkeventandclk=1thenB.iffalling_edge(clk)thenC.ifclk

15、eventandclk=0thenD.ifclkstableandnotclk=1then22、综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。DA.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关23、CPLD的可编程主要是基于什么结构： 。A查找表（LUT）

16、 BROM可编程CPAL可编程 D与或阵列可编程24、进程中的变量赋值语句，其变量更新是 。A立即完成 B按顺序完成C在进程的最后完成 D都不对25、下面哪种程序包总是可见的，即在程序中不必明确打开并指定 。ASTD_LOGIC_UNSIGNED BSTANDARDCSTD_LOGIC_SIGNED DSTD_LOGIC_116426、关于VHDL中的数字，请找出以下数字中数值最小的一个： 。A2#1111_1110# B8#276#C10#170# D16#E#E127、下列语句中，属于并行语句的是： 。AIF语句 BCASE语句C进程语句 DRETURN语句28、 电子系统设计优化，主要考

17、虑提高资源利用率减少功耗即面积优化，以及提高运行速度即速度优化：指出下列哪种方法不属于面积优化： 。A 资源共享 B 逻辑优化C 串行化 D 流水线设计29、VHDL的实体声明部分用来指定设计单元的（ ）。A输入端口 B输出端口 C引脚 D以上均可30、在下列标识符中，（ ）是VHDL合法标识符。A4h_adde Bh_adde4_ Ch_adder D_h_adde31、在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（ ）信号。A输入 B输入和输出 C输出 D时钟32、一个项目的输入输出端口是定义在 A 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 33、不属于顺

18、序语句的是 B 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 34、正确给变量X赋值的语句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 35、EDA的中文含义是 A 。 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 36、可编程逻辑器件的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD 37、现场可编程门阵列的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD 38、基于下面技术的PLD器件中允许编程次数最多的是 。

19、A. FLASH B. EEROM C. SRAM D. PROM 39、在EDA中，ISP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 40、在EDA中，IP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核41、EPF10K20TC144-4具有多少个管脚 A 。 A. 144个 B. 84个 C. 15个 D. 不确定 42、EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作频率越小 B. 器件的管脚越少 C. 器件的延时越小 D. 器件的功耗越小 43、如果a=

20、1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不确定 44、执行下列语句后Q的值等于 B 。 SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45、VHDL文本编辑中编译时出现如

21、下的报错信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其错误原因是 A 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46、VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。A. 表达式宽度不

22、匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47、MAX+PLUSII的设计文件不能直接保存在 B 。 A 硬盘 B. 根目录 C. 文件夹 D. 工程目录 48、MAXPLUSII是哪个公司的软件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49、MAXPLUSII不支持的输入方式是 D 。 A. 文本输入 B. 原理图输入 C. 波形输入 D. 矢量输入 50、MAXPLUSII中原理图的后缀是 B 。 A. DOC B. GDF C. BMP D. JIF 51、在一

23、个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，下面那个赋值语句是错误的 D 。 A. idata = “00001111”; B. idata = b”0000_1111”;C. idata = X”AB”; D. idata = B”21”;52、在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then53

24、、下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的 。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。54、在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。 C 。 A.idata := 32; B.idata = 16#A0#; C.idata set project to current file B. assignpin/loc

25、ation chipC. nodeenter node from SNF D. filecreate default symbol61、在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.仿真器 B.综合器 C.适配器 D.下载器 62、VHDL文本编辑中编译时出现如下的报错信息Error: Cant open VHDL “WORK” 其错误原因是 B 。A. 错将设计文件的后缀写成.tdf，而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。63、在VHDL的CASE语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A. IF B. THEN C. AND D. OR64、下面哪一条命令是MAXPLUSII软件