电子技术课程设计报告.docx

1、电子技术课程设计报告电子技术课程设计报告 数字钟设计学 院：机电与汽车工程学院专 业：机械电子工程班 级：机电子1102班学 号：姓 名：指导老师：宋老师2013年6月30日一、摘要2二、课程设计要求2三、概述2四、单元电路设计3 1、计数电路设计3 六十进制电路4二十四进制电路4 2、石英振荡电路5 3、分频电路6 4、校时电路7 5、译码显示电路76、时钟电路（包括校时电路）97、报时电路10五、总体电路图11六、系统综述12七、心得体会12一、摘要数字电子钟在我们日常生活中随处可见，比如我们手上戴的子表，我们在某些公共场合见到的数字显示的钟，是一种用数字显示秒分时的记时装置，与传统的机械

2、时钟相比，它一般具有走时准确显示直观无机械传动装置等优点，所以在我们生活中得到了广泛的应用。本课程设计是通过数字电路来构成的，包括时序逻辑电路和组合逻辑电路，主要由74LS290（异步二-五-十进制计数器）芯片、JK触发器、与非门、数码管等构成。二、课程设计要求1设计指标 （1）时间以24小时为一个周期；（2）显示时、分、秒； （3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； （4）计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； （5）为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。2设计要求 （1）画出电路原理图（或仿真电路图）； （2）元器件及参数

3、选择； （3）电路仿真与调试；3编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。三、概述数字电路主要数字电子钟组成一般由振荡器、分频器、计数器、译码器及显示器等几部分组成。石英振荡器产生的时标信号送到分频器，分频电路将时标信号分成秒脉冲，秒脉冲送入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数器电路实现，“分“的显示电路与“秒”相同。“时”的显示由两级计数器和译码器组成的二十四进制计数器电路实现。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入

4、“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态0进行七段显示译码器译码，通过六位七段译码显示器显示出来。整点报时电路根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”显示数字进行校对调整的。总体结构图如下：四、单元电路设计1、计数电路的设计 （1）72LS290异步

5、二-五-十计数器介绍 1）只输入计数脉冲CP0时，由Q0输出，为二进计数器 2）只输入计数脉冲CP1时，由Q1、Q2、Q3输出，为五进制计数器。 3）将Q0端与CP1端连接，输入计数脉冲CP0。可得到为8421码异步十进制计数器 4）功能表如下：（2）六十进制电路设计 六十进制计数器由2位组成，个位为十进制，十位为六进制，电路连接如图所示。个位的最高位Q3连接到十位的CP0端。个位十进制计数器经过是个脉冲循环一次，每当第十个脉冲来到时，Q3由1变为0，相当于下降沿，使十位六进制计数器计数。个位计数器经过第一次十个脉冲，十位计数器计数为0001；经过二十个脉冲时，十位计数器计数为0010；以此类

6、推，经过六十个脉冲时，十位计数为0110。接着，立即清零，个位和十位计数器都恢复为0000，数码管不能立即显示，立即显示为0，不会显示60。如此循环便构成了六十进制计数器。 （3）二十四进制电路设计二十四进制计数器由2位组成，个位为十进制，十位为六进制，电路连接如图所示。个位的最高位Q3连接到十位的CP0端。个位十进制计数器经过是个脉冲循环一次，每当第十个脉冲来到时，Q3由1变为0，相当于下降沿，使十位六进制计数器计数。个位计数器经过第一次十个脉冲，十位计数器计数为0001；经过二十个脉冲时，十位计数器计数为0010；以此类推，经过二十四个脉冲时，个位计数为0100十位计数为0010。接着，再

7、来一个脉冲就立即清零，个位和十位计数器都恢复为0000，数码管来不及显示，显示为0，不会显示24。如此循环，便是二十四进制计数器。2、石英振荡电路3、分频电路 分频器电路将32768Hz的高频方波信号经32768（ 215）次分频后得到1Hz的方波信号供秒计数器进行计数。由于每接入一个JK触发器，频率变为前一个的1/2,故接入15个JK触发器便可以把32768Hz的方波分成1Hz的方波，而校时电路需要2Hz的方波，故经过16384（214）次分频后的方波信号变能满足校时电路的要求。电路图如下：4、校时电路 1）74LS00介绍74LS00与非门集成块管脚及功能如下: 真值表: 1A1B1Y2A

8、2B2Y3A3B3Y4A4B4Y001001001001011011011011101101101101110110110110功能简介:74LS00是一个由四与非门构成的集成块,一个与非门电路中为两个输入端和一个输出端;其特点是有0出1,同1出0即输入为低电平,则输出显高电平;输入全为高电平,则输出显低电平（2）校时电路接到分十位接到秒十位 当数字电子钟走时出现误差时，需要校正时间。校时电路实现对“时”、“分”的校准。在电路中设有正常计时和校对位置。对校时电路的要求是，在小时校正中不影响分钟和秒的正常计数，在分钟校正中不影响小时和秒的计数。主要由与非门构成，构成“或”的关系，故接成了如下形式

9、5、译码显示电路 1、共阴极译码显示电路.74LS248的功能：74LS248是4线七段译码/驱动器，集电极开路输出，以高电平“1”驱动，用于共阴极显示器。74LS248部接有2K 上拉电阻，在连接LED数码管时无需外接电阻。其中 端为试灯输入端，用于检查七段显示器各字段是否能正常发光，当 时，显示器应该显示出“8”字形，借此判断各段工作是否正常。 端为灭灯输入/动态灭零输出端，灭灯输入端 的功能与 恰好相反，在 =0时可以使七段显示器各字段均熄灭；动态灭零输出端 与 公用一个端子，它的作用是使小数点两边的数字即使是零也显示出来，以便看到小数点的位置和检查无信号输入时显示器有无故障。 端为动态

10、灭零输入端，它的作用是使显示器按照人们需要将所显示的零予以熄灭，而在显示19时则不受影响。正常使用时 =1。74LS248管脚图：功能表：输 入输 出数字显示BIDCBAabcdefg0xxxx0000000消稳1000011111100100010110000110010110110121001111110013101000110011410101101101151011000111116101111110000711000111111181100111100009.原理：共阴极译码显示电路由七段译码器/驱动器74LS248和共阴极七段LED数码构成。其原理图见图。故连接起来的译码电路如下：

11、6、时钟电路（包括校时电路） 由于74LS290计数器是下降沿翻转，故满六十秒时向前进一，让分计时故进位接在秒十位的QC上，当秒十位为0100时变为高电平，当计满六十秒时，秒十位清零变为0000，分个位进位端变为低电平，此时分计一次数，“分”到“时”，也是同样的进位连接方法。故电路图如下： 7、报时电路 报时的要求是在整点前五秒开始计时，故在59分55秒时开始报时，主要通过与非门和具有寄存数码特点的JK触发器（这里用的是上升沿翻转的）构成，当分十位为0101、分个位为1001、秒十位为0101、秒个位为0101时开始报时，故通过与非门接入分十位的Q2、Q0；分个位的Q3、Q0；秒十位的Q2、Q

12、0；秒个位的Q2、Q0；通过多个与非门连接，让这些输出数全为1时，与最后一个与非门才输出1，让JK触发器置1，此时蜂鸣器响起，当整点时停止报时，接出分个位的全部输出端，当输出全为0时最后一个与非门输出为1时让JK触发器清零，此时JK触发器清零，蜂鸣器停止响。其电路图如下：五、总体电路图：六、系统综述通过石英振荡分频后得到的脉冲，在Multisim里面绘制出电路图进行仿真所得到的结果基本满足课程设计的要求，能够实现时分秒的显示，能够实现在整点前五秒报时，能够实现校准时钟，总的来说满足设计要求。七、心得体会 这次课程设计是对这学期数字逻辑课程所学容的一次综合练习，从中不仅强化了我对教材中知识的理解和掌握。而且也拓展了我在数字电子技术方面的知识，和对自己所学专业的认识。课程设计更是一个把所学知识应用于实践的过程，它对我动手能力的提高不言而喻。同时我从这次课设中知道：知识不仅仅是写在书本上的文字和死板的理论，它更是指导我们实践的工具。一些比较简单的逻辑器件，经过一定的理论知识分析，将它们组合在一起就构成了我们生活中普遍应用，几乎必不可少的电子时钟。完成课程设计的任务以后，看到自己的成果感到很有成就感，从而加强了自己对本课程的兴趣，更加有利于对本课程方面知识的进一步拓展性学习。